JP2001339048A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 素子面積の縮小を可能とする、高集積化に適
した半導体装置を提供することを主要な目的とする。 【解決手段】 半導体基板１の上に、金属配線層２２と
水平方向に離れて、容量素子が設けられている。容量素
子はそれぞれの上端が金属配線層２２の表面と同じ高さ
に位置し、そのそれぞれの下端が金属配線層１２の表面
と同じ高さに位置し、半導体基板１に対して垂直方向に
延びる１対の金属電極４０，４１を含む。金属電極４
０，４１は、金属配線層２２と同じ素材で、一体化して
形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、一般に、半導体
装置に関し、より特定的には、容量を備える半導体装置
に関する。この発明は、また、そのような半導体装置の
製造方法に関する。

【０００２】

【従来の技術】携帯端末、無線ＬＡＮの送受信周波数
は、数ＧＨｚである。そのＧＨｚ帯用の半導体装置は、
従来、ガリウムヒ素上に形成されていた。近年、シリコ
ンＣＭＯＳの特性向上に伴い、シリコン基板の上に、半
導体装置の形成が行なわれるようになった。それによ
り、デジタル回路とアナログ回路を、同一のシリコン基
板上に形成することが行なわれるようになった。

【０００３】従来のＣＭＯＳ回路では、ポリシリコン電
極を用いた容量を使用していたが、これをＧＨｚで動作
する回路に用いると、この電極の抵抗に起因して、容量
値が周波数特性を持つという問題がある。

【０００４】そこで、ガリウムヒ素基板を用いた高周波
用の半導体装置で用いられているような金属電極を持つ
容量素子が必要となる。近年、ＣＭＯＳプロセスにおけ
る多層配線の形成方法として、配線を形成するための溝
を絶縁膜に彫り、次いで、半導体基板の表面の全面に金
属膜、たとえば、銅を堆積した後に、表面を化学的機械
的研磨法（以下、ＣＭＰ法と記す）により研磨して、溝
中のみに金属を残して、所望の金属配線パターンを形成
する、いわゆるダマシン法が用いられている。このダマ
シン法を用いるプロセスで、簡便に容量素子を形成する
方法として、平行に設けた金属配線の間の容量を用いる
方法がある。

【０００５】図２８は、従来の容量を有する半導体装置
の断面図である。シリコン基板１に、分離酸化膜２やト
ランジスタ３などの素子、プラグ配線４を形成した後、
この上に、層間絶縁膜１０を形成し、その上に、多層配
線１２、２２、３２を形成する。バリア層１１，２１，
３１は、金属配線の材料が層間絶縁膜１０，２０，３０
の中に拡散するのを防止する目的で形成される導電体で
ある。

【０００６】この例では、２層目での配線層を用いて、
容量１４０，１４１，１４２を形成している。電極１４
０，１４１は、近接して平行に形成された配線であり、
これが容量の電極として機能している。この電極１４
０，１４１間の、酸化シリコン膜からなる層間絶縁膜１
４２が、容量の誘電体膜として機能する。

【０００７】この容量では、配線間の容量を用いるもの
であるので、大きな容量を形成しようとすれば、対向す
る長さを長くする必要がある。

【０００８】たとえば、図２９に示すように、電極１４
０と電極１４１とが対向する長さが長くなるように、こ
れらの配置を行なっても、広い素子面積が必要となると
いう問題がある。最近では、層間絶縁膜１４２として、
酸化シリコンよりも誘電率の低い材料を用いることが行
なわれており、これにより、従来のような配線間の容量
を用いた容量素子は、さらに広い素子面積を必要として
いる。

【０００９】

【発明が解決しようとする課題】上述のように、従来の
半導体装置では、金属配線とその間の層間絶縁膜とで構
成される容量素子を利用しており、大きな容量を得よう
とすれば、電極となる配線の長さを長くするしかなく、
その結果、広い面積を要するという問題点があった。

【００１０】さらに、近年、金属配線の間の絶縁膜とし
て、従来用いられてきた酸化シリコン膜よりも、さらに
誘電率の低い膜、たとえばＳｉＯＦ膜が用いられるよう
になっており、これにより、金属配線間の容量はさらに
小さくなるので、この問題はさらに顕著となっている。

【００１１】この発明は、上記のような問題点を解決す
るためになされたもので、金属配線層を用いた容量にお
いて、その素子面積の縮小を可能とし、ひいては高集積
化に適した半導体装置を提供することを目的とする。

【００１２】この発明の他の目的は、そのような半導体
装置の製造方法を提供することにある。

【００１３】

【課題を解決するための手段】この発明の第１の局面に
従う半導体装置は、半導体基板を備える。上記半導体基
板の上に、上記金属配線層と水平方向に離れて、容量素
子が設けられている。上記容量素子は、それぞれの上端
がｎ番目の上記金属配線層の表面と同じ高さに位置し、
それぞれの下端がｎ−１番目の金属配線層の表面と同じ
高さに位置し、半導体基板に対し、垂直方向に延びる１
対の金属電極を含む。上記金属電極は、上記ｎ番目の金
属配線層と同じ素材で一体化して形成されている。

【００１４】この発明に従う半導体装置では、容量素子
の電極の高さを、その電極と接続された金属配線層の表
面から、下層の金属配線層の表面までの高さとしてい
る。これにより、従来の容量素子の電極の高さが、金属
配線の厚さであったのに対し、この発明の構造では、金
属配線の厚さと、下層の金属配線の間の層間絶縁膜の厚
さとを足し合せた高さとなり、従来と比べて、金属電極
の面積を拡大できる。したがって、従来と同じ容量を持
つ容量素子を、より小さい領域に形成することが可能と
なる。

【００１５】この発明の第２の局面に従う半導体装置に
おいては、ｎ番目の金属配線層の上に窒化シリコン膜が
設けられている。上記１対の金属電極の間に、３層の絶
縁体膜からなる誘電体膜が設けられている。３層の上記
絶縁体膜のうち、上記金属電極に接する２つの層が窒化
シリコン膜である。ｎ番目の金属配線層の上に、窒化シ
リコン膜と、１対の金属電極の間に設けられた誘電体膜
を構成する上記窒化シリコンとは一体化されている。

【００１６】この発明に従う半導体装置では、容量素子
の電極の間の全部あるいは一部を窒化シリコン膜とす
る。層間絶縁膜としては、酸化シリコンやＳｉＯＦなど
の、窒化シリコンよりも誘電率が低い膜が用いられるの
で、容量素子の電極の間の層間絶縁膜の、一部あるいは
全部を窒化シリコン膜にすることにより、さらに大きな
容量が得られるという効果があり、従来と同じ容量を持
つ容量素子を、さらに小さい領域に形成することが可能
となる。

【００１７】この発明の第３の局面に従う半導体装置に
おいては、上記容量素子を形成する上記金属電極が、３
つ以上、等間隔で水平方向に設けられている。両端の金
属電極のそれぞれの片面は、容量の誘電体膜と接してい
る。両端を除く、残りの金属電極の両面は、容量の誘電
体膜と接している。端部から数えて奇数番目と偶数番目
の電極が、平面図において、逆の方向に延びている。上
記の延びた部分において、奇数番目の電極同士および偶
数番目の電極同士がそれぞれ、金属配線により接続され
ている。

【００１８】この発明に従う半導体装置では、容量素子
の電極を等間隔に配置するようにするので、容量素子の
電極の形成のためのマスクパターン作製時の写真製版に
おける寸法の制御性が高くなるとともに、容量素子をさ
らに小型化することができる。

【００１９】この発明の第４の局面に従う方法は、第１
金属配線層と、垂直方向に延びる１対の金属電極とが水
平方向に並んで配置された半導体装置の製造方法に係
る。まず、第２の金属配線層が設けられた半導体基板を
準備する。上記第２の金属配線層を覆うように、上記半
導体基板の上に、下層絶縁膜と上層絶縁膜を順次形成す
る。所定のパターンを有する第１のレジストマスクを用
いて、上記上層絶縁膜を、上記下層絶縁膜の表面が露出
するまで、選択的にエッチングし、それによって、上記
第２の金属配線層に至る接続孔と上記１対の金属電極を
作るための２つの金属電極用溝を形成する。上記第１の
レジストマスクを除去する。所定のパターンを有する第
２のレジストマスクを用いて、上記上層絶縁膜を上記接
続孔よりも浅くエッチングし、該上層絶縁膜の表面中
に、上記接続孔に接続される第１金属配線用溝と、上記
１対の金属電極用溝に接続される容量接続配線用溝とを
形成する。上記第２のレジストマスクを除去する。上記
上層絶縁膜の開口部の底に露出している上記下層絶縁膜
を除去する。上記接続孔、上記金属電極用溝、上記第１
金属配線用溝および上記容量接続配線用溝を埋めるよう
に、上記上層絶縁膜の上に金属膜を形成する。上記金属
膜を化学的機械的研磨し、それによって、上記第１金属
配線、上記容量接続用配線および上記１対の金属電極を
形成する。

【００２０】この方法によれば、従来の半導体装置の製
造方法に工程を追加することなく、容量素子の電極の高
さを高くすることができる。

【００２１】この発明の第５の局面に従う半導体装置の
製造方法においては、上記第２のレジストマスクの上記
所定のパターンは、上記１対の金属電極用溝の間に挟ま
れて存在する、上記上層絶縁膜で形成された、壁の上に
も設けられており、上記所定のパターンは、平面形状に
おいて、上記壁の両側壁を完全に覆っている。

【００２２】この発明によれば、容量素子の電極のため
の溝を作るマスクパターンと、これに接続する金属配線
のマスクパターンの位置関係を構成することによりこれ
ら２つのマスクパターンの重ね合せの許容精度を大きく
とることができるので、半導体装置の製造が容易になる
という利点がある。

【００２３】この発明の第６の局面に従う半導体装置の
製造方法においては、上記化学的機械的研磨の後、上記
１対の金属電極で挟まれた位置に存在する、上記上層絶
縁膜でできた上記壁をエッチング除去し、上記窒化シリ
コン膜の表面を露出させる。その後、上記壁を除去した
部分に埋込まれるように、窒化シリコン膜を上記半導体
基板上に形成する。これによって、容量の誘電体膜が完
成する。

【００２４】

【発明の実施の形態】以下、この発明の実施の形態を図
について説明する。

【００２５】実施の形態１ 図１は、発明の実施の形態に係る半導体装置の断面図で
ある。

【００２６】シリコン基板１に、分離酸化膜２やトラン
ジスタなどの半導体素子およびプラグ配線４が形成さ
れ、この上に、層間酸化膜１０が形成され、その上に多
層配線１２，２２，３２が形成されている。バリア層１
１，２１，３１は、金属配線の材料が、層間絶縁膜１０
の中に拡散するのを防止する目的で形成される導電体で
ある。各金属配線層１２，２２，３２はダマシン法によ
り形成されている。層間絶縁膜１０の表面と金属配線１
２の表面とは面一にされている。層間絶縁膜２０の表面
と金属配線２２の表面とは面一にされている。層間絶縁
膜３０の表面と金属配線３２の表面とは面一にされてい
る。最上配線層を除く各配線層では、金属配線の上に窒
化シリコン膜１３，２３が設けられている。電極４０と
電極４１の間には、誘電体膜４２が形成されている。誘
電体膜４２は、窒化シリコン膜で形成され、電極４０，
４１の表面を覆う窒化シリコン膜２３と一体化されてい
る。

【００２７】図２は、図１に示す半導体装置の容量部分
の、平面レイアウトを示す図である。図２におけるＸ−
Ｘ′に沿う断面図が、図１である。図において、参照番
号５１ａ，５１ｂで示す部分は、層間絶縁膜１０にその
下端が達している、垂直方向に延びる電極である。図
中、５２ａ，５２ｂで示す部分が、金属配線２２と同じ
厚みを有する部分である。

【００２８】図３は、本発明に係る容量素子の、他の平
面レイアウトを示す図である。これは、図２９に示す従
来のレイアウトに対応したものを、本発明の構造で実現
する場合のレイアウトである。

【００２９】図４は、本発明に係る容量素子の、平面レ
イアウトの他の例を示す図である。このレイアウトで
は、層間絶縁膜１０に、その下端が達する垂直方向に延
びる電極５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ，５
１ｆが等間隔に併置されている。端から数えて奇数番目
と偶数番目の電極が平面図において逆の方向に延びてい
る。この延びた部分で、奇数番目の電極同士、偶数番目
の電極同士が、金属配線５２ａ，５２ｂに接続されてい
る。

【００３０】次に、本発明に係る容量の製造方法につい
て説明する。以下の説明では、図１中に示されている半
導体基板、素子分離酸化膜、ゲート電極４、プラグ配線
に相当する部分は、以下に記述する製造方法の説明には
不要なため、省略している。

【００３１】図５を参照して、層間絶縁膜１０に設けら
れた溝に、たとえばＴｉＮなどのバリア層１１を堆積
し、その上に、たとえば銅などの金属１２を埋込み、さ
らに、ＣＭＰ法により、その表面を平坦化する。

【００３２】図６を参照して、層間絶縁膜１０の上に窒
化シリコン膜１３を形成し、さらにその上に層間絶縁膜
２０（酸化シリコン膜）を形成する。層間絶縁膜２０の
上に、レジスト膜２５を形成する。レジスト膜２５を、
写真製版技術にてパターニングし、所望のパターンを形
成する。ここでは、下層の配線１２と接続する孔となる
部分６０を形成すると同時に、容量の電極となる、対向
する溝６１ａ，６１ｂを形成する。

【００３３】図７を参照して、層間絶縁膜２０を、選択
的なドライエッチング技術により、エッチングする。こ
のとき、エッチングの選択性を適切に選ぶことにより、
層間絶縁膜２０の下にある窒化シリコン膜１３はエッチ
ングされないようにする。エッチング後に、レジスト膜
２５を除去する。

【００３４】図８を参照して、層間絶縁膜２０の上に、
再びレジスト膜２６を形成する。レジスト膜２６を写真
製版技術によりパターニングし、配線層となる領域６２
と、容量の電極の引出部となる領域６３ａ，６３ｂとを
形成する。

【００３５】図６と図８で示した写真製版において用い
る、容量部の平面レイアウトの一例を図１７に示す。図
６における溝６１ａ，６１ｂに当るのが、図１７におけ
る溝領域５１ａ，５１ｂである。また、図８における領
域６３ａ，６３ｂに相当するのが、図１７中における溝
領域５３ａ，５３ｂである。領域５１と領域５３は、図
１７に示すようにオーバーラップしている。図６の写真
製版工程と図８の写真製版工程での、重ね合せのずれ
が、図１７に示す重ね合せ余裕Ｙ以下であれば、所望の
容量が得られるレイアウトになると考えている。

【００３６】従来の図２９に示した配置例に対応する平
面レイアウト図が、図１８である。さらに、本発明の別
のレイアウト図を、図１９に示す。図１９に示す例で
は、５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ，５１ｆ
で示される溝のパターンを、等間隔に近接して配置する
ことができる。それゆえに、写真製版技術を用いた、こ
の構造のマスクパターンの形成時の、寸法制御が、等間
隔であるために、安定的に得られる。また、図１８に示
すレイアウトに比べて、容量素子を、さらに小型化でき
る。

【００３７】次に、図９を参照して、レジスト膜２６を
マスクに用いて、ドライエッチングにより、層間絶縁膜
２０の表面をエッチングする。このとき、開口済の部分
６０，６１ａ，６１ｂの底にある窒化シリコン膜１３
は、エッチングの選択性を適切に選ぶことにより、削ら
ない。この選択性を利用する以外の方法として、たとえ
ば、有機材料で開口済の底部に保護材料を充填してか
ら、レジスト塗布、写真製版、ドライエッチングを行な
うことで、窒化シリコン膜１３をエッチングしないよう
にするという方法をとることもできる。

【００３８】図９と図１０を参照して、レジスト膜２６
を除去すると、開口部６０，６１ａ，６１ｂの底に、窒
化シリコン膜１３が露出する。

【００３９】図１０と図１１を参照して、窒化シリコン
膜１３のみを、選択性のドライエッチングにより、エッ
チングする。

【００４０】図１２を参照して、基板の表面に、バリア
層２１となる、たとえばＴｉＮなどの薄膜層を形成す
る。

【００４１】図１３を参照して、バリア層２１の上に、
たとえば銅で形成される金属層２２を形成する。

【００４２】図１３と図１４を参照して、ＣＭＰ法によ
り、配線部分以外の領域にあるバリア層２１がなくなる
まで、半導体基板の表面を研磨する。これにより、配線
２２と並んで、容量の電極４０，４１の形状ができ上が
る。

【００４３】図１４と図１５を参照して、基板の上にレ
ジスト膜２７を形成し、これを写真製版技術によりパタ
ーニングし、電極４０，４１に挟まれた領域２８の上を
露出させる。領域２８のレイアウトは、既に説明した図
１７〜図１９に示される。

【００４４】図１５と図１６を参照して、ドライエッチ
ングにより、領域２８内に存在するシリコン酸化膜２８
を選択的に除去すると、溝２９が形成される。溝２９の
底部には、窒化シリコン膜１３が露出する。溝２９を形
成した後、レジスト膜２７を除去する。

【００４５】図２０を参照して、基板の上に、窒化シリ
コン膜２３を堆積すると、基板表面に窒化シリコン膜２
３が形成されると同時に、溝２９にも窒化シリコン膜２
３が埋められ、容量の誘電体膜４２となる。

【００４６】図２１を参照して、基板の上に層間絶縁膜
３０を堆積する。層間絶縁膜３０の膜厚を十分な厚さに
することにより、誘電体膜４２の上にできた微細な段差
の影響を受けることなく、表面が平滑となり、さらに、
上層の配線形成を、ダマシン法により問題なく行なえ
る。

【００４７】本発明に係る方法により、容量の電極４
０，４１の高さが、従来のものよりも高くできる。ま
た、電極間の誘電体膜として、層間絶縁膜よりも誘電率
の大きい窒化シリコン膜を用いるので、同じレイアウト
を用いるのであれば、より大きな容量値が得られるもの
が得られる。また、従来と同じ容量値を得たいのであれ
ば、より小さな面積に、これを設けることができる。

【００４８】一例として、層間膜２０の厚さが２μｍ、
金属配線２２の厚さが１μｍ、層間絶縁膜２０と窒化シ
リコン膜４２との誘電率の比を２（窒化シリコン膜の方
が大きい）とすれば、同じ面積で、４倍の容量値を得る
ことができる。

【００４９】実施の形態２ 図２２は、実施の形態２に係る、半導体装置の部分断面
図である。本実施の形態は、図２１に示したものと比べ
て、容量の電極となる溝の間隔を、たとえば写真製版の
性能からくる制約により狭くできない場合、あるいは、
窒化シリコン膜２３の膜厚が薄くて、電極の間隔を、窒
化シリコン膜２３で埋めきれない場合の改良方法であ
る。

【００５０】すなわち、窒化シリコン膜２３を堆積した
後に、電極の間には、空隙を持った窒化シリコン膜４３
ａ，４３ｂが堆積される。その後に、層間絶縁膜３０を
堆積する際に、層間絶縁膜４４が空隙を埋める。この結
果、電極間の誘電体膜は、３層構造（４３ａ，４４，４
３ｂ）を持つこととなる。この場合も、実施の形態１と
同様に、容量値は従来よりも大きくなり、実施の形態１
と同様の効果を奏する。

【００５１】なお上記の説明では、層間絶縁膜としてシ
リコン酸化膜を用いる場合を例示したが、この発明はこ
れに限られるものでなく、他の絶縁膜、たとえば、Ｓｉ
ＯＦや有機膜などのシリコン酸化膜よりも、誘電率の低
い膜であっても、同様の効果を奏する。

【００５２】実施の形態３ また、上記の実施の形態では、層間絶縁膜が１層の膜を
例示したが、それ以上の層からなっていてもよい。たと
えば、図２３に示すように、間に、窒化シリコン膜１０
ｂ，２０ｂ，３０ｂを挟む３層の膜であってもよい。

【００５３】図２３に示す構造は、図２４〜図２７に示
す工程を経由することによって得られる。

【００５４】図２４〜図２７を参照して、電極４０と電
極４１の間の層間絶縁膜２０ａ，２０ｂ，２０ｃを窒化
シリコン膜１３の表面が露出するまですべて除去し、そ
の後窒化シリコン膜４２を電極間に埋めるように、基板
の上に堆積すればできる。なお、図中、先の実施例と同
一または相当する部分には同一の参照符号を付し、その
説明を繰返さない。このような構造を有する半導体装置
であっても、実施の形態１および２と同様の効果を奏す
る。

【００５５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００５６】

【発明の効果】この発明に従う半導体装置では、容量素
子の電極の高さを、その電極と接続された金属配線の表
面から、下層の金属配線層の表面までの高さとするの
で、従来と比べて金属電極の面積を拡大できる。なぜな
ら、従来の容量素子の電極の高さは、金属配線の厚さで
あったのに対して、この発明の構造では、金属配線の厚
さと、下層の金属配線の間の層間絶縁膜の厚さとを足し
合せた高さになるからである。この結果、従来と同じ容
量値を持つ容量素子を、従来よりも小型に作製すること
ができる。この容量素子を用いることにより、半導体装
置をより小さい面積に形成できるようになるので、半導
体ウェハ１枚で、より多くの半導体装置が作製できるこ
ととなり、半導体装置１つ当りの製造コストの低減が可
能となる。

【００５７】また、この容量の電極の高さを高くする構
造は、通常の半導体装置の製造工程の金属配線の接続孔
と、その上の金属配線とを形成するマスクパターンを改
良することのみで得られる。したがって、通常の半導体
装置の製造工程を変えることがないので、半導体装置へ
の組込が容易であるという利点がある。

【００５８】さらに、この半導体装置の製造方法では、
容量素子の電極を形成するマスクパターンを、従来は、
金属配線の形成のものを使っているのに対して、この発
明では、接続孔を形成するマスクパターンを使う。金属
配線のパターンに比べて、より微細なパターンの形成
を、接続孔のマスクパターンを用いて行なっているの
で、容量電極の間隔を、従来よりもより狭くでき、これ
により、さらに大きな容量値が得られるという効果もあ
る。なぜなら、容量値は、電極の面積に比例すると同時
に、電極間隔に反比例するからである。この小型化が最
も効果的に得られるレイアウトが、電極を等間隔に併置
したものである。

【００５９】この発明に従う半導体装置の製造方法で
は、半導体基板の主表面に層間絶縁膜と金属配線の少な
くとも１層ずつ形成した上に、少なくとも２層の絶縁膜
を形成する。これに、下層の電極に達する接続孔を開口
する工程で、同時に、下層の電極の上面と同じ高さに達
する２つの溝を開口する。この溝に接続する金属配線の
ための溝を形成する際に用いるマスクパターンが、金属
電極のための溝と一部で重なるように形成され、かつ、
金属電極のための組になった溝が対向する辺のすべて
が、マスクパターンに覆われるようにする。このマスク
パターンを用いて、この溝に接続する金属配線のための
溝を形成する。この工程の後で、この溝に金属を形成し
て、容量素子の電極を形成する。

【００６０】このように、容量素子電極のための溝を作
るマスクパターンと、これに接続する金属配線のマスク
パターンの位置関係を構成することにより、これら２つ
のマスクパターンの重ね合せの許容精度を大きくとるこ
とができるので、半導体装置の製造が容易になるという
利点がある。

【００６１】この発明に従うさらに他の局面に従う半導
体装置では、上記の構造に加えて、容量素子の電極の間
の全部、あるいは一部を、窒化シリコン膜とする。層間
絶縁膜として従来用いられている誘電率の低い膜を、容
量素子の誘電体膜として用いるのに比べて、より誘電率
の高い窒化シリコン膜を誘電体膜として用いるので、さ
らなる容量素子の小型化が可能となるという効果があ
る。層間絶縁膜として用いられる素材の誘電率をますま
す小さくしている近年の半導体装置では、さらに大きな
効果が得られるのは言うまでもない。また、誘電体膜と
して窒化シリコン膜を用いることで、電気的な耐圧も向
上するという効果もある。

【００６２】また、この窒化シリコン膜を容量素子の誘
電体膜とする半導体装置の製造方法は、マスクパターン
の形成とエッチング工程、それにマスクパターンの除去
工程を追加するだけで可能となるもので、窒化シリコン
膜は、従来の製造方法でも金属配線の上に形成してきた
ものを流用している。これにより、半導体装置の小型化
が可能となる構造を、わずかな工程の追加のみで達成で
きるという効果がある。

【図面の簡単な説明】

【図１】 実施の形態１に係る半導体装置の断面図であ
る。

【図２】 図１に示す半導体装置の容量部分の、平面レ
イアウトを示す図である。

【図３】 本発明に係る容量素子の、他の平面レイアウ
トを示す図である。

【図４】 本発明に係る容量素子の、平面レイアウトの
他の例を示す図である。

【図５】 実施の形態１に係る半導体装置の製造方法の
順序の第１の工程における半導体装置の断面図である。

【図６】 実施の形態１に係る半導体装置の製造方法の
順序の第２の工程における半導体装置の断面図である。

【図７】 実施の形態１に係る半導体装置の製造方法の
順序の第３の工程における半導体装置の断面図である。

【図８】 実施の形態１に係る半導体装置の製造方法の
順序の第４の工程における半導体装置の断面図である。

【図９】 実施の形態１に係る半導体装置の製造方法の
順序の第５の工程における半導体装置の断面図である。

【図１０】 実施の形態１に係る半導体装置の製造方法
の順序の第６の工程における半導体装置の断面図であ
る。

【図１１】 実施の形態１に係る半導体装置の製造方法
の順序の第７の工程における半導体装置の断面図であ
る。

【図１２】 実施の形態１に係る半導体装置の製造方法
の順序の第８の工程における半導体装置の断面図であ
る。

【図１３】 実施の形態１に係る半導体装置の製造方法
の順序の第９の工程における半導体装置の断面図であ
る。

【図１４】 実施の形態１に係る半導体装置の製造方法
の順序の第１０の工程における半導体装置の断面図であ
る。

【図１５】 実施の形態１に係る半導体装置の製造方法
の順序の第１１の工程における半導体装置の断面図であ
る。

【図１６】 実施の形態１に係る半導体装置の製造方法
の順序の第１２の工程における半導体装置の断面図であ
る。

【図１７】 実施の形態１に係る容量部の平面レイアウ
トの一例を示す図である。

【図１８】 実施の形態１に係る容量部の平面レイアウ
トの他の一例を示す図である。

【図１９】 実施の形態１に係る容量部の平面レイアウ
トのさらに他の一例を示す図である。

【図２０】 実施の形態１に係る半導体装置の製造方法
の順序の第１３の工程における半導体装置の断面図であ
る。

【図２１】 実施の形態１に係る半導体装置の製造方法
の順序の第１４の工程における半導体装置の断面図であ
る。

【図２２】 実施の形態２に係る半導体装置の部分断面
図である。

【図２３】 実施の形態３に係る半導体装置の部分断面
図である。

【図２４】 実施の形態３に係る半導体装置の製造方法
の順序の第１の工程における半導体装置の断面図であ
る。

【図２５】 実施の形態３に係る半導体装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。

【図２６】 実施の形態３に係る半導体装置の製造方法
の順序の第３の工程における半導体装置の断面図であ
る。

【図２７】 実施の形態３に係る半導体装置の製造方法
の順序の第４の工程における半導体装置の断面図であ
る。

【図２８】 従来の容量を有する半導体装置の断面図で
ある。

【図２９】 従来の半導体装置の上面模式図である。

【符号の説明】 １ 半導体基板、２ 素子分離酸化膜、３ ゲート電
極、４ プラグ配線、１０，２０，３０ 層間絶縁膜、
１１，２１，３１ バリア層、１２，２２，３２金属配
線、１３，２３ 窒化シリコン膜、４０，４１ 容量電
極、４２ 容量誘電体膜。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH11 HH33 JJ11 JJ33 KK11 KK33 MM02 MM12 MM13 NN06 NN07 NN29 QQ09 QQ11 QQ23 QQ33 QQ37 QQ48 RR04 RR06 TT02 TT08 VV10 VV16 XX01 XX03 5F038 AC04 AC05 AC10 AC15 AC16 EZ20

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板の上に積層して設けられたｎ層の金属配
   線層と、 前記半導体基板の上に、前記金属配線層と水平方向に離
   れて設けられた容量素子と、を備え、 前記容量素子は、それぞれの上端がｎ番目の前記金属配
   線層の表面と同じ高さに位置し、それぞれの下端がｎ−
   １番目の金属配線層の表面と同じ高さに位置し、前記半
   導体基板に対し垂直方向に延びる１対の金属電極を含
   み、 前記金属電極は、前記ｎ番目の金属配線層と同じ素材で
   一体化して形成されている、半導体装置。
2. 【請求項２】 前記ｎ番目の金属配線層が、銅を主たる
   層とする２層以上の金属層からなり、 ｎ−１番目の金属配線層とｎ番目の金属配線層の間の絶
   縁膜が、２層以上の膜からなり、 ｎ−１番目の金属配線層の直上に窒化シリコン膜が形成
   されている、請求項１に記載の半導体装置。
3. 【請求項３】 前記ｎ番目の金属配線層の上には窒化シ
   リコン膜が設けられており、 前記１対の金属電極の間に設けられた誘電体膜が窒化シ
   リコン膜であり、 前記ｎ番目の金属配線層の上に設けられた窒化シリコン
   膜と、前記１対の金属電極の間に設けられた窒化シリコ
   ンからなる誘電体膜が一体化されている、請求項２に記
   載の半導体装置。
4. 【請求項４】 前記ｎ番目の金属配線層の上には窒化シ
   リコン膜が設けられており、 前記１対の金属電極の間に設けられた誘電体膜は、３層
   の絶縁体膜からなり、 ３層の前記絶縁体膜のうち前記金属電極に接する２つの
   層が窒化シリコン膜であり、 前記ｎ番目の金属配線層の上に設けられた窒化シリコン
   膜と、１対の金属電極の間に設けられた誘電体膜を構成
   する前記窒化シリコン膜とが一体化されている、請求項
   ２に記載の半導体装置。
5. 【請求項５】 前記容量素子を形成する前記金属電極
   が、３つ以上、等間隔で水平方向に並んで設けられてお
   り、 両端の金属電極のそれぞれの片面は、容量の誘電体膜と
   接しており、 両端を除く残りの金属電極の両面は、容量の誘電体膜と
   接しており、 端部から数えて奇数番目と偶数番目の電極が、平面図に
   おいて、互いに逆の方向に延びており、 前記延びた部分において、奇数番目の電極同士および偶
   数番目の電極同士が、それぞれ、金属配線により接続さ
   れている、請求項２に記載の半導体装置。
6. 【請求項６】 第１金属配線層と、垂直方向に延びる１
   対の金属電極を有する容量とが水平方向に並んで配置さ
   れた半導体装置の製造方法であって、 第２の金属配線層が設けられた半導体基板を準備する工
   程と、 前記第２の金属配線層を覆うように、前記半導体基板の
   上に、下層絶縁膜と上層絶縁膜を順次形成する工程と、 所定のパターンを有する第１のレジストマスクを用い
   て、前記上層絶縁膜を、前記下層絶縁膜の表面が露出す
   るまで選択的にエッチングし、それによって、前記第２
   の金属配線層に至る接続孔と前記１対の金属電極を作る
   ための２つの金属電極用溝を形成する工程と、 前記第１のレジストマスクを除去する工程と、 所定のパターンを有する第２のレジストマスクを用い
   て、前記上層絶縁膜を前記接続孔よりも浅くエッチング
   し、該上層絶縁膜の表面中に、前記接続孔に接続される
   第１金属配線用溝と、前記２つの金属電極用溝に接続さ
   れる容量接続配線用溝と、を形成する工程と、 前記上層絶縁膜の開口部の底に露出している前記下層絶
   縁膜を除去する工程と、 前記上層絶縁膜中に形成された、前記接続孔、前記金属
   電極用溝、前記第１金属配線用溝および前記容量接続配
   線用溝を埋めるように、前記上層絶縁膜の上に金属膜を
   形成する工程と、 前記金属膜を化学的機械的研磨し、それによって、前記
   第１金属配線、容量接続用配線および１対の金属電極を
   形成する工程と、を備えた半導体装置の製造方法。
7. 【請求項７】 前記第２のレジストマスクの前記所定の
   パターンは、前記１対の金属電極用溝の間に挟まれて存
   在する、前記上層絶縁膜で形成された、壁の上にも設け
   られており、 前記所定のパターンは、平面形状において、前記壁の両
   側壁を完全に覆っている、請求項６に記載の半導体装置
   の製造方法。
8. 【請求項８】 前記化学的機械的研磨の後、前記１対の
   金属電極で挟まれた位置に存在する、前記上層絶縁膜で
   できた前記壁をエッチング除去し、それによって、前記
   窒化シリコン膜の表面を露出させる工程と、 前記壁を除去した部分に埋込まれるように、窒化シリコ
   ン膜を、前記半導体基板上に形成する工程と、をさらに
   備える請求項６に記載の半導体装置の製造方法。
9. 【請求項９】 前記化学的機械的研磨の後、 前記１対の金属電極で挟まれた位置に存在する、前記上
   層絶縁膜でできた前記壁をエッチング除去し、前記窒化
   シリコン膜の表面を露出させる工程と、 前記壁を除去した部分の内壁を窒化シリコン膜で覆う工
   程と、 前記壁を除去した部分に、前記窒化シリコン膜を介在さ
   せて、層間絶縁膜を埋込む工程と、をさらに備える、請
   求項６に記載の半導体装置の製造方法。