CN111146181A - 一种半导体结构和制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000003990 capacitor Substances 0.000 claims abstract description 148
- 229910052751 metal Inorganic materials 0.000 claims abstract description 125
- 239000002184 metal Substances 0.000 claims abstract description 125
- 239000000463 material Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 16
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 16
- 150000002739 metals Chemical group 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 239000010937 tungsten Substances 0.000 claims description 8
- 238000011049 filling Methods 0.000 claims description 7
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 7
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 7
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 238000000206 photolithography Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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Abstract
本发明公开了一种半导体结构及制作方法，半导体结构包括：半导体衬底；形成于半导体衬底上的第一介质层；形成于第一介质层中的第一接触孔；形成于第一介质层上的第二介质层；形成于第二介质层中的多层金属；其中，由多层金属中的一部分对应形成多层金属‑氧化层‑金属电容结构，每层的金属‑氧化层‑金属电容中，由相邻的两个同层金属分别构成电容上极板和电容下极板，电容上极板和电容下极板之间填充的第二介质层材料中穿设有沟槽，沟槽中填充有高介电常数材料，沟槽的下端通过第一接触孔与半导体衬底相隔离。本发明能在不改变MOM电容面积的情况下，大幅提升MOM电容同层金属之间的电容值。
Description
技术领域
本发明涉及集成电路工艺制造技术领域，特别是涉及一种半导体结构和制作方法。
背景技术
电容是集成电路芯片中常用的一种无源器件，可以被用于交流信号的耦合、时序的建立、相移网络和信号的存储等。为了提升电路的性能，通常需要使用较大电容值的电容器。但由于集成电路中形成的电容尺寸都是微米级别，因此其电容值相对较小，但使用较小的电容直接影响电路的性能。因此，在单位面积电容值有限的情况下，为了增加电容值就需要增加电容的面积。但增加电容面积就意味着增加芯片的面积，从而增加了芯片的成本。
通常在超大规模集成电路制造工艺中形成的电容是两个平行的导电电极之间的平板电容，电极的面积和电极之间的介质的介电常数决定了电容值的大小。在集成电路制造工艺中有多种形成电容的方法，在12英寸90纳米使用工艺节点以下，随着金属层线宽的缩小，越来越多地使用后道金属互连形成的MOM(Metal-Oxide-Metal)即金属-氧化层-金属电容结构。MOM结构通常使用几层金属来构成，其总电容包括了不同层金属之间的电容和同层金属间的电容。
MOM结构可以形成在不同的金属互连层之间。例如，可利用金属互连层中的第一层金属互连层、第二层金属互连层和第三层金属互连层形成具有三层结构的MOM电容结构，可利用金属互连层中的第一层金属互连层、第二层金属互连层、第三层金属互连层和第四层金属互连层形成具有四层结构的MOM电容结构，也可以利用任意相邻的金属互连层层次形成多种不同层数的MOM电容结构。
请参考图1-图4。以形成常规具有三层结构的MOM电容结构为例，其原理也同样适用于其他MOM电容结构。如图1所示，其为常规具有三层结构的MOM电容结构中位于第一层金属互连层或第三层金属互连层的版图结构。第一层金属互连层和第三层金属互连层的版图结构相同，第一层金属互连层或第三层金属互连层中的同层金属间形成含有多个梳齿的梳状结构。其中，梳状结构中的偶数金属条(梳齿)以其一端相连形成电容上极板，梳状结构中的奇数金属条(梳齿)也以其一端相连形成电容下极板，电容上极板和电容下极板之间断开。
如图2所示，其为常规具有三层结构的MOM电容结构中位于第二层金属互连层的版图结构，其采用的梳状结构的连接关系与第一层金属互连层或第三层金属互连层中的梳状结构相反，即其梳状结构中的偶数金属条(梳齿)一端相连形成电容下极板，而其梳状结构中的奇数金属条(梳齿)一端相连形成电容上极板，电容上极板和电容下极板之间同样断开。
图1和图2中的版图结构经上下依次重叠后，即形成图3中的常规具有三层结构的MOM电容结构。
图4为沿图3中“AB”方向的常规MOM电容的截面图。从图4中可见，在第一层金属互连层、第二层金属互连层和第三层金属互连层中形成有常规具有三层结构的MOM电容结构。其中，每层MOM电容结构中的同层金属之间的电容介质层采用的是常规的后道介质层材料，并形成同层金属电容(图示为其中一个模拟的MOM电容等效结构)。
通常，为了降低后道的RC延迟，常规后道介质层一般使用氧化层或低介电常数(Low-K)的多孔材料，因此其形成的同层金属间电容值偏低。如要在电路设计中使用大电容，就必须增加MOM电容的面积，但这样会增加芯片面积和成本。
上述常规的MOM电容结构中，由于不同层金属之间的后道介质层厚度通常大于同层金属间的后道介质层厚度，因此同层金属间的电容相对较大，其对MOM电容结构的电容值贡献也较大。如果能够增加同层金属间的电容值，则可以进一步增加MOM的总电容。同时，由于金属互连层中的后道介质层通常使用二氧化硅或者低介电常数材料，其介电常数一般在2～3左右，因而限制了MOM的电容值。
因此，需要发明一种新技术，在不增加MOM电容面积的情况下，增加同层金属间的电容值，以便在提升集成电路芯片功能的同时，减小芯片的面积。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种半导体结构和制作方法。
为实现上述目的，本发明的技术方案如下：
一种半导体结构，包括：
半导体衬底；
形成于所述半导体衬底上的第一介质层；
形成于所述第一介质层中的第一接触孔；
形成于所述第一介质层上的第二介质层；
形成于所述第二介质层中的多层金属；其中，所述多层金属中包含多层金属-氧化层-金属电容结构，每层的所述金属-氧化层-金属电容中，由相邻的两个同层金属分别构成电容上极板和电容下极板，所述电容上极板和电容下极板之间填充的所述第二介质层材料中穿设有沟槽，所述沟槽中填充有高介电常数材料，所述沟槽的下端通过所述第一接触孔与所述半导体衬底相隔离。
进一步地，所述第一接触孔具有与所述沟槽对应的平面投影尺寸。
进一步地，所述高介电常数材料为氧化铪或氧化铝。
进一步地，每层所述电容上极板和所述电容下极板分别含有以一端相连的多个梳齿，所述电容上极板的梳齿和所述电容下极板的梳齿相对交错设置形成梳状结构，所述电容上极板和所述电容下极板之间断开，任意相邻两层中的所述电容上极板的梳齿和所述电容下极板的梳齿上下位置对应，所述沟槽位于所述电容上极板的梳齿和所述电容下极板的梳齿之间。
进一步地，还包括：形成于所述半导体衬底上的CMOS前道器件层，所述第一接触孔下端位于所述前道器件层上。
进一步地，所述多层金属中还包含多层金属互连层结构，所述多层金属互连层通过第二接触孔与所述前道器件层相电连接。
一种半导体结构制作方法，包括以下步骤：
提供一半导体衬底，在所述半导体衬底上形成CMOS前道器件层；
在所述前道器件层上形成第一介质层，在所述第一介质层中形成与所述前道器件层相电连接的第二接触孔，以及在所述第一介质层中形成填充有导电金属的沟槽型第一接触孔；
在所述第一介质层上形成第二介质层，在所述第二介质层中形成多层金属，包括在所述多层金属中形成多层金属-氧化层-金属电容结构，每层的所述金属-氧化层-金属电容中，由相邻的两个同层金属分别构成电容上极板和电容下极板，以及在所述多层金属中形成多层金属互连层结构，所述多层金属互连层连接所述第二接触孔；
在所述电容上极板和电容下极板之间的所述第二介质层材料中形成沟槽，使所述沟槽下端停止在所述第一接触孔上；
在所述沟槽内填充高介电常数材料；
将所述第二介质层表面多余的高介电常数材料去除，仅保留所述沟槽内的高介电常数材料。
进一步地，形成所述金属-氧化层-金属电容时，使每层所述电容上极板和所述电容下极板分别形成含有以一端相连的多个梳齿，并使所述电容上极板的梳齿和所述电容下极板的梳齿相对交错设置形成梳状结构，所述电容上极板和所述电容下极板之间断开；其中，任意相邻两层中的所述电容上极板的梳齿和所述电容下极板的梳齿上下位置对应，所述沟槽位于所述电容上极板的梳齿和所述电容下极板的梳齿之间。
进一步地，形成所述沟槽时，通过光刻和刻蚀，将所述电容上极板和所述电容下极板之间的所述第二介质层材料去除，形成贯穿所述第二介质层的所述沟槽，并利用介质刻蚀和接触孔金属之间的高刻蚀选择比，使所述沟槽的刻蚀停止在所述第一接触孔上。
进一步地，所述半导体衬底为P型硅衬底或N型硅衬底；所述高介电常数材料为氧化铪或氧化铝；所述第一接触孔和第二接触孔中的填充金属为钨。
从上述技术方案可以看出，本发明通过在MOM电容的金属层之间使用高介电常数沟槽来取代常规的低介电常数的介质层，高介电常数沟槽贯通了多层MOM电容，从而在不改变MOM电容面积的情况下，大幅提升了MOM电容同层金属之间的电容值。同时，本发明在高介电常数沟槽的下方预埋了沟槽型第一接触孔，通过介质刻蚀和接触孔金属之间的高选择比，使高介电常数沟槽的刻蚀可以停止在第一接触孔上，保证了对任意厚度介质层的刻蚀都可以有效停止，防止过度刻蚀对前道器件层的影响。
附图说明
图1是常规具有三层结构的MOM电容结构中位于第一层金属互连层或第三层金属互连层的版图结构示意图。
图2是常规具有三层结构的MOM电容结构中位于第二层金属互连层的版图结构示意图。
图3是常规具有三层结构的MOM电容结构中的整体版图结构示意图。
图4是沿图3中“AB”方向形成的常规MOM电容结构示意图。
图5是本发明一较佳实施例的一种半导体结构中的电容版图结构示意图。
图6是沿图5中“CD”方向形成的本发明一较佳实施例的一种半导体结构示意图。
图7-图12是本发明一较佳实施例的一种半导体结构制作方法的工艺步骤示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参考图5-图6，图5是本发明一较佳实施例的一种半导体结构中的电容版图结构示意图，图6是沿图5中“CD”方向形成的本发明一较佳实施例的一种半导体结构示意图。如图5-图6所示，本发明的一种半导体结构，建立在半导体衬底20上，其包括：
形成于半导体衬底20上的第一介质层25；
形成于第一介质层25中的第一接触孔21；
形成于第一介质层25上的第二介质层23；
形成于第二介质层23中的多层金属。其中，多层金属中包含多层金属-氧化层-金属电容结构和多层金属互连层24结构，即包含由多层金属中的一部分对应形成的多层金属-氧化层-金属电容结构，以及由多层金属中的另一部分对应形成的多层金属互连层24结构。
半导体衬底20可采用P型硅衬底20或N型硅衬底20等适用衬底。
请参考图5-图6。每层的金属-氧化层-金属电容中，由相邻的两个同层金属分别构成电容上极板28和电容下极板29，电容上极板28和电容下极板29之间填充的第二介质层23材料中穿设有沟槽22，沟槽22中填充有高介电常数材料，沟槽22的下端通过第一接触孔21与半导体衬底20相隔离。
进一步地，第一接触孔21具有与沟槽22对应的平面投影尺寸。
进一步地，高介电常数材料为氧化铪或氧化铝等材料。
请参考图5。每层电容上极板28含有多个梳齿，多个梳齿以其一端相连；每层电容下极板29同样含有多个梳齿，这些梳齿同样以其一端相连。电容上极板28的梳齿和电容下极板29的梳齿相对交错设置，形成梳状结构。电容上极板28和电容下极板29之间断开。任意相邻两层中的电容上极板28的梳齿和电容下极板29的梳齿上下位置对应(可参考图1-图2加以理解)。沟槽22位于电容上极板28的梳齿和电容下极板29的梳齿之间。
请参考图6。半导体衬底20上还可形成有CMOS前道器件层27。第一接触孔21的下端位于前道器件层27上，且可不与前道器件层27中的任何器件相连。
多层金属互连层24可通过CMOS常规的第二接触孔26与前道器件层27相电连接。
第一接触孔21和第二接触孔26中的填充金属可采用钨等适用金属。
下面通过具体实施方式并结合附图，对本发明的一种半导体结构制作方法进行详细说明。
请参考图7-图12，图7-图12是本发明一较佳实施例的一种半导体结构制作方法的工艺步骤示意图。如图7-图12所示，本发明的一种半导体结构制作方法，可用于制作上述的半导体结构，并可在不增加电容面积的情况下，有效增加MOM电容的单位面积电容值。制作方法具体可包括以下步骤：
首先，如图7所示，提供一半导体衬底20，例如一P型或N型硅衬底20。可使用常规工艺，在P型或N型硅衬底20上形成CMOS前道器件层27。
其次，如图8所示，在前道器件层27上形成第一介质层25。然后，可通过光刻、刻蚀和金属钨填充，在第一介质层25中形成与前道器件层27相电连接的第二接触孔26，以及在第一介质层25中形成填充有金属钨的沟槽型第一接触孔21。
再次，如图9所示，在第一介质层25上形成第二介质层23。然后，可使用常规工艺，在第二介质层23中形成多层金属，包括在多层金属中形成多层金属-氧化层-金属电容结构，以及在多层金属中形成多层金属互连层24结构。
其中，由多层金属中的一部分对应形成多层金属-氧化层-金属电容(MOM电容)结构；并且，每层的金属-氧化层-金属电容中，由相邻的两个同层金属分别构成电容上极板28和电容下极板29。同时，由多层金属中的另一部分对应形成多层金属互连层24结构，多层金属互连层24连接第二接触孔26。
具体地，形成金属-氧化层-金属电容时，利用同层金属，使每层电容上极板28形成含有以一端相连的多个梳齿，以及使每层电容下极板29也形成含有以一端相连的多个梳齿，并使电容上极板28的梳齿和电容下极板29的梳齿相对交错设置形成梳状结构，且电容上极板28和电容下极板29之间断开。
随后，如图10所示，通过光刻和刻蚀，将位于MOM电容的上极板28梳齿和下极板29梳齿之间的部分第二介质层23材料去除，以在电容上极板28和电容下极板29之间的第二介质层23材料中形成贯穿第二介质层23的沟槽22。
形成沟槽22时，可利用介质(第二介质层23)刻蚀和接触孔金属(钨)之间的高刻蚀选择比，使沟槽22的刻蚀停止在第一接触孔21上。在每个高介电常数沟槽22下方对应设有沟槽型第一接触孔21，由于沟槽型第一接触孔21中填充了钨等金属材料，高介电常数沟槽22刻蚀过程中的介质层对钨等金属材料有较高的选择比，因此刻蚀可以停止在沟槽型第一接触孔21上。而沟槽型第一接触孔21刻蚀和常规的第二接触孔26刻蚀可使用同样的工艺步骤形成，因此没有增加工艺过程的复杂度。
其中，任意相邻两层中的电容上极板28的梳齿和电容下极板29的梳齿上下位置对应，而沟槽22位于电容上极板28的梳齿和电容下极板29的梳齿之间。
接着，如图11所示，可通过淀积工艺，在沟槽22内填充高介电常数材料22’，例如氧化铪或氧化铝等高介电常数材料。
最后，如图12所示，可通过化学机械抛光或全片刻蚀的方式，将第二介质层23表面多余的高介电常数材料22’去除，仅保留沟槽22内的高介电常数材料22’，从而形成具有高介电常数的沟槽22。
本发明在常规的金属互连层的金属条之间增加通过光刻、刻蚀和填充等工艺，形成高介电常数材料沟槽和相对应的沟槽型第一接触孔，不需要改变原有金属互连的工艺，只需在MOM电容形成以后通过后续的附加加工工艺就可以大幅增加电容值。常规介质层的介电常数在2～3之间，而使用氧化铪、氧化铝等高介电常数材料，其介电常数可以达到20以上，即在不增加电容面积的前提下，MOM电容的电容值可以增加10倍以上。
以上的仅为本发明的优选实施例，实施例并非用以限制本发明的保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种半导体结构，其特征在于，包括：
半导体衬底；
形成于所述半导体衬底上的第一介质层；
形成于所述第一介质层中的第一接触孔；
形成于所述第一介质层上的第二介质层；
形成于所述第二介质层中的多层金属；其中，所述多层金属中包含多层金属-氧化层-金属电容结构，每层的所述金属-氧化层-金属电容中，由相邻的两个同层金属分别构成电容上极板和电容下极板，所述电容上极板和电容下极板之间填充的所述第二介质层材料中穿设有沟槽，所述沟槽中填充有高介电常数材料，所述沟槽的下端通过所述第一接触孔与所述半导体衬底相隔离。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一接触孔具有与所述沟槽对应的平面投影尺寸。
3.根据权利要求1所述的半导体结构，其特征在于，所述高介电常数材料为氧化铪或氧化铝。
4.根据权利要求1所述的半导体结构，其特征在于，每层所述电容上极板和所述电容下极板分别含有以一端相连的多个梳齿，所述电容上极板的梳齿和所述电容下极板的梳齿相对交错设置形成梳状结构，所述电容上极板和所述电容下极板之间断开，任意相邻两层中的所述电容上极板的梳齿和所述电容下极板的梳齿上下位置对应，所述沟槽位于所述电容上极板的梳齿和所述电容下极板的梳齿之间。
5.根据权利要求1所述的半导体结构，其特征在于，还包括：形成于所述半导体衬底上的CMOS前道器件层，所述第一接触孔下端位于所述前道器件层上。
6.根据权利要求5所述的半导体结构，其特征在于，所述多层金属中还包含多层金属互连层结构，所述多层金属互连层通过第二接触孔与所述前道器件层相电连接。
7.一种半导体结构制作方法，其特征在于，包括以下步骤：
提供一半导体衬底，在所述半导体衬底上形成CMOS前道器件层；
在所述前道器件层上形成第一介质层，在所述第一介质层中形成与所述前道器件层相电连接的第二接触孔，以及在所述第一介质层中形成填充有导电金属的沟槽型第一接触孔；
在所述第一介质层上形成第二介质层，在所述第二介质层中形成多层金属，包括在所述多层金属中形成多层金属-氧化层-金属电容结构，每层的所述金属-氧化层-金属电容中，由相邻的两个同层金属分别构成电容上极板和电容下极板，以及在所述多层金属中形成多层金属互连层结构，所述多层金属互连层连接所述第二接触孔；
在所述电容上极板和电容下极板之间的所述第二介质层材料中形成沟槽，使所述沟槽下端停止在所述第一接触孔上；
在所述沟槽内填充高介电常数材料；
将所述第二介质层表面多余的高介电常数材料去除，仅保留所述沟槽内的高介电常数材料。
8.根据权利要求7所述的半导体结构制作方法，其特征在于，形成所述金属-氧化层-金属电容时，使每层所述电容上极板和所述电容下极板分别形成含有以一端相连的多个梳齿，并使所述电容上极板的梳齿和所述电容下极板的梳齿相对交错设置形成梳状结构，所述电容上极板和所述电容下极板之间断开；其中，任意相邻两层中的所述电容上极板的梳齿和所述电容下极板的梳齿上下位置对应，所述沟槽位于所述电容上极板的梳齿和所述电容下极板的梳齿之间。
9.根据权利要求7或8所述的半导体结构制作方法，其特征在于，形成所述沟槽时，通过光刻和刻蚀，将所述电容上极板和所述电容下极板之间的所述第二介质层材料去除，形成贯穿所述第二介质层的所述沟槽，并利用介质刻蚀和接触孔金属之间的高刻蚀选择比，使所述沟槽的刻蚀停止在所述第一接触孔上。
10.根据权利要求7所述的半导体结构制作方法，其特征在于，所述半导体衬底为P型硅衬底或N型硅衬底；所述高介电常数材料为氧化铪或氧化铝；所述第一接触孔和第二接触孔中的填充金属为钨。
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| Application Number | Priority Date | Filing Date | Title |
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| CN201911175015.0A CN111146181B (zh) | 2019-11-26 | 2019-11-26 | 一种半导体结构和制作方法 |
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Publications (2)
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|---|---|
| CN111146181A true CN111146181A (zh) | 2020-05-12 |
| CN111146181B CN111146181B (zh) | 2022-03-04 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911175015.0A Active CN111146181B (zh) | 2019-11-26 | 2019-11-26 | 一种半导体结构和制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111146181B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN112490221A (zh) * | 2020-11-26 | 2021-03-12 | 无锡市晶源微电子有限公司 | 一种立体结构电容器 |
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| Publication number | Publication date |
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| CN111146181B (zh) | 2022-03-04 |
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