JP5461128B2 - スタック型mimキャパシタおよびその製造方法 - Google Patents

スタック型mimキャパシタおよびその製造方法 Download PDF

Info

Publication number
JP5461128B2
JP5461128B2 JP2009216882A JP2009216882A JP5461128B2 JP 5461128 B2 JP5461128 B2 JP 5461128B2 JP 2009216882 A JP2009216882 A JP 2009216882A JP 2009216882 A JP2009216882 A JP 2009216882A JP 5461128 B2 JP5461128 B2 JP 5461128B2
Authority
JP
Japan
Prior art keywords
mim
hole
electrode
holes
stacked
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009216882A
Other languages
English (en)
Other versions
JP2011066284A (ja
Inventor
卓也 堤
末広 杉谷
一巳 西村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP2009216882A priority Critical patent/JP5461128B2/ja
Publication of JP2011066284A publication Critical patent/JP2011066284A/ja
Application granted granted Critical
Publication of JP5461128B2 publication Critical patent/JP5461128B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、スタック型MIMキャパシタおよびその製造方法に関し、特に少ないマスクパターンで容量性を高めることのできるスタック型MIMキャパシタおよびその製造方法に関する。
近年、高速動作が要求されるICチップの高密度化が進むにつれ、ICチップ内で大面積を占有するキャパシタの高密度化の重要性が増している。キャパシタの高密度化を実現させる有力な構造の一つとして、スタック型MIM(Metal−Insulator−Metal)キャパシタがある。
その一例として、特許文献1のスタック型MIMキャパシタの製造方法がある。従来のスタック型MIMキャパシタの製造方法では、ポリシリコン層と層間誘電膜とを幾層にも重ねた多層スタック型MIM電極構造を形成する。このスタック構造は、スタック層数だけキャパシタ容量を増やすことができることから、単位面積当たりの容量密度、つまりキャパシタの容量値を容易に飛躍的に向上させることができる。
特開平7−106430号公報
しかしながら、特許文献1のスタック型MIMキャパシタの製造方法においては、各層毎に異なるマスクパターンを使用する必要があるため、層数が増加するのに従ってマスク数が増加し、製造コストが高くなるという問題があった。また、スタック型MIMキャパシタの製造に必要なマスクパターンによってMIMスタック構造を積み重ねることのできる層数が制限されてしまうという問題があった。
さらに、特許文献1のスタック型MIMキャパシタの製造方法においては、MIM電極とスルーホールとの接続箇所が少ないため、特に高速動作を行う回路では、電極に低抵抗の材料を用いなければMIM電極内の電位が不均一になる場合があった。
このように、製造コストとMIMスタック構造との兼ね合いでMIMスタック層数が制限されたり、電極に用いることのできる材料に制限が生じ、結果として製造工程も制限されたりしていた。そこで、本発明は、上記の課題に鑑み、多くのマスク数を必要とせずに、電極材料やMIMスタック層数の制限を少なくすることのできるスタック型MIMキャパシタおよびその製造方法を提供することを目的とする。
本発明に係るスタック型MIMキャパシタおよびその製造方法は、上記の目的を達成するために、次のように構成される。
本発明に係る第1のスタック型MIMキャパシタは、複数の大空孔と複数の小空孔とを有する第1のパターン形状の複数の第1のMIM電極と、複数の大空孔と複数の小空孔とを有し、前記第1のパターン形状とは異なる第2のパターン形状の複数の第2のMIM電極とが、誘電体膜を介して交互に積層され、前記第1のMIM電極の前記大空孔の中心位置と前記第2のMIM電極の前記小空孔の中心位置とが同一であり、前記第1のMIM電極の前記小空孔の中心位置と前記第2のMIM電極の前記大空孔の中心位置と同一であり、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールが前記大空孔、前記小空孔の中心位置に形成されることを特徴とする。
このスタック型MIMキャパシタによれば、第1のMIM電極と第2のMIM電極とを交互に重ねてスタック型MIM構造が形成される。このため、MIM電極を幾層にも重ねて、多くの面積を必要とせずにスタック型MIMキャパシタの容量密度を高めることが可能となる。
本発明に係る第2のスタック型MIMキャパシタは、前記誘電体膜は、上層に向かうほど厚く形成されることを特徴とする。
このスタック型MIMキャパシタによれば、平坦性の確保が困難となる上層に向かうほど誘電体膜が厚く形成される。これにより。各MIM電極間の幅が大きくなり、各MIM電極間における短絡を抑えることが可能となる。
本発明に係る第3のスタック型MIMキャパシタは、前記第1および第2のMIM電極は、タングステンまたはタングステン合金を用いて形成されることを特徴とする。
このスタック型MIMキャパシタによれば、MIM電極を形成する材料に、タングステンまたはタングステン合金等の低抵抗ではない材料を用いることも可能である。
本発明に係る第4のスタック型MIMキャパシタは、前記スルーホールの最上部もしくは最下部、または任意の第1、第2のMIM電極の位置で接続される引き出し用電極が形成されることを特徴とする。
このスタック型MIMキャパシタによれば、スタック型MIMキャパシタを用いる電子機器等の形状に合わせて、スタック型MIMキャパシタの任意の位置に引き出し用電極を形成することが可能となる。
本発明に係る第1のスタック型MIMキャパシタの製造方法は、複数の大空孔と複数の小空孔とを有する第1のパターン形状の複数の第1のMIM電極と、複数の大空孔と複数の小空孔とを有し、前記第1のパターン形状とは異なる第2のパターン形状の複数の第2のMIM電極とを、前記第1のMIM電極の前記大空孔の中心位置と前記第2のMIM電極の前記小空孔の中心位置とを同一とし、前記第1のMIM電極の前記小空孔の中心位置と前記第2のMIM電極の前記大空孔の中心位置とを同一として、誘電体膜を介して交互に積層する工程と、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールを前記大空孔、前記小空孔の中心位置に形成して、前記スルーホールを介して前記複数の第1のMIM電極同士を接続し、前記複数の第2のMIM電極同士を接続する工程と、を含むことを特徴とする。
このスタック型MIMキャパシタの製造方法によれば、第1のMIM電極と第2のMIM電極とを交互に重ねてスタック型MIM構造を形成するものであるため、MIM電極を幾層にも重ねる場合であっても、第1,第2のMIM電極を形成するためのMIM電極形成用マスクが2パターンあれば良い。これにより、スタック型MIMキャパシタを製造する際に用いるマスク数を大幅に削減し、製造コストを低く抑えることが可能となる。同時に、スタック型MIMキャパシタの層数の制限が無いため、スタック型MIMキャパシタの容量密度を高めることが可能となる。
また、スタック型MIM構造を形成した後、一括して各MIM電極を接続するスルーホールが形成される。これにより、少ない工程数で各MIM電極の小空孔とスルーホールとを接続することが可能となる。
本発明に係る第2のスタック型MIMキャパシタの製造方法は、複数の大空孔と複数の小空孔とを有する第1のパターン形状の第1のMIM電極と、複数の大空孔と複数の小空孔とを有し、前記第1のパターン形状とは異なる第2のパターン形状の第2のMIM電極とを、前記第1のMIM電極の前記大空孔の中心位置と前記第2のMIM電極の前記小空孔の中心位置とを同一とし、前記第1のMIM電極の前記小空孔の中心位置と前記第2のMIM電極の前記大空孔の中心位置とを同一として、誘電体膜を介して積層したのち、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールを前記大空孔、前記小空孔の中心位置に形成して、一部の前記スルーホールと前記第1のMIM電極とを接し、残りの前記スルーホールと前記第2のMIM電極とを接する工程と、前記第2のMIM電極上に前記第1のパターン形状の第3のMIM電極を、前記第2のMIM電極の前記大空孔の中心位置と前記第3のMIM電極の前記小空孔の中心位置とを同一とし、前記第2のMIM電極の前記小空孔の中心位置と前記第3のMIM電極の前記大空孔の中心位置とを同一として、誘電体膜を介して積層する工程と、前記第3のMIM電極上に前記第2のパターン形状の第4のMIM電極を、前記第3のMIM電極の前記大空孔の中心位置と前記第4のMIM電極の前記小空孔の中心位置とを同一とし、前記第3のMIM電極の前記小空孔の中心位置と前記第4のMIM電極の前記大空孔の中心位置とを同一として、誘電体膜を介して積層したのち、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールを前記大空孔、前記小空孔の中心位置に形成して、前記スルーホールを介して前記第1のMIM電極と前記第3のMIM電極とを接続し、前記第2のMIM電極と前記第4のMIM電極とを接続する工程と、を含むことを特徴とする。
このスタック型MIMキャパシタの製造方法によれば、スタック型MIM構造を形成した後、一括して各MIM電極を接続するスルーホールを形成する方法よりも工程数は増加するが、スタック型MIM構造の各層の形成時において逐次スルーホールが形成される。これにより、各MIM電極とスルーホールとを確実に接続することが可能となる。
本発明に係る第3のスタック型MIMキャパシタの製造方法は、複数の大空孔を有するパターン形状の複数の第1のMIM電極と、複数の大空孔を有し、前記パターン形状とは異なるパターン形状の複数の第2のMIM電極とを、前記第1のMIM電極の前記大空孔の中心位置と前記第2のMIM電極の前記大空孔の中心位置とが一致しないように、誘電体膜を介して交互に積層する工程と、径が前記大空孔の径よりも小さいスルーホールを前記大空孔の中心位置に形成して、前記スルーホールを介して前記複数の第1のMIM電極同士を接続し、前記複数の第2のMIM電極同士を接続する工程と、を含むことを特徴とする。
この製造方法では、小空孔とスルーホールとを同時形成するため、第1、第2のMIM電極とスルーホールとを接続する際の歩留まりを、一層高めることが可能となる。同時に、第1、第2のMIM電極の材料にタングステン合金を用いてドライエッチングを行い、小空孔とスルーホールとを同時形成すれば、第1、第2のMIM電極を形成する際の手間を少なくし、製造効率を飛躍的に向上させることが可能となる。さらに、小空孔とスルーホールとを同時形成すれば、第1、第2のMIM電極とスルーホールとの接続箇所を多くすることができるため、第1、第2のMIM電極を伝播する高周波信号の電位分散を十分に低減することが可能となる。
本発明に係る第4のスタック型MIMキャパシタの製造方法は、前記第1および第2のMIM電極または前記第1、第2、第3および第4のMIM電極は、前記大空孔と前記小空孔とが同じ数になるか、または前記大空孔若しくは前記小空孔が1つ多くなるように形成されることを特徴とする。
このスタック型MIMキャパシタの製造方法によれば、空孔が如何なる形状であっても、電界集中による局部的な絶縁破壊が生じないように大空孔と小空孔とを配置することが可能となる。
本発明に係る第5のスタック型MIMキャパシタの製造方法は、前記誘電体膜は、上層に向かうほど厚く形成されることを特徴とする。
このスタック型MIMキャパシタの製造方法によれば、平坦性の確保が困難となる上層に向かうほど誘電体膜が厚く形成される。これにより。各MIM電極間の幅が大きくなり、各MIM電極間における短絡を抑えることができるようなスタック型MIM構造を形成することが可能となる。
本発明に係る第5のスタック型MIMキャパシタの製造方法は、前記第1および第2のMIM電極または前記第1、第2、第3および第4のMIM電極は、タングステンまたはタングステン合金を用いて形成されることを特徴とする。
このスタック型MIMキャパシタの製造方法によれば、MIM電極を形成する材料に、タングステンまたはタングステン合金等の低抵抗ではない材料を用いることも可能であるので、電極形成が容易である材料を用いて製造効率を飛躍的に向上させることが可能となる。
本発明によれば、スタック型MIMキャパシタを製造する際に用いるマスク数を大幅に削減し、製造コストを低コストに抑えることができる。同時に、スタック型MIMキャパシタの層数の制限を無くし、MIM電極を幾層にも重ねることにより、スタック型MIMキャパシタの容量密度を高めることができる。また、ICチップ等におけるスタック型MIMキャパシタの占有面積を小さくして、外付けの大容量キャパシタを用いていたデバイスモジュールにおいても、ICチップ等にスタック型MIMキャパシタを内蔵させることができる。
また、MIM電極とスルーホールとの接続箇所が多くなるために、特に高速動作を行う回路では、MIM電極に低抵抗の材料を用いなくてもMIM電極内の電位が均一に安定する。これにより、高速な処理が要求される回路にスタック型MIMキャパシタを用いる際にも、形成が容易な高抵抗のMIM電極材料を用いることができるため、高速動作が可能な小型ICチップ等を容易に製造することができる。
本発明に係るスタック型MIMキャパシタ10の構造を示す断面図である。 スタック型MIMキャパシタ10の引き出し電極18A,18Bの構造を示す上面図である。 スタック型MIMキャパシタ10のスタック型MIM構造を示す模式図である。 本発明の第1実施形態に係るスタック型MIMキャパシタ10を製造する各工程におけるスタック型MIMキャパシタ10の構造を示す断面図である。 本発明の第2実施形態に係るスタック型MIMキャパシタ20の製造方法を示す模式図である。 本発明の第3実施形態に係るスタック型MIMキャパシタ30の製造方法を示す模式図である。
以下に、本発明の好適な実施形態を添付図面に基づいて説明する。なお、以下の説明において参照する各図では、他の図と同等の構成要素は同一符号によって示されている。
(スタック型MIMキャパシタ10の構造)
まずは、図1を参照して、本発明に係るスタック型MIMキャパシタ10の構造について説明する。図1は、本発明に係るスタック型MIMキャパシタ10の構造を示す断面図であり、図2はスタック型MIMキャパシタ10の引き出し電極18A,18Bの構造を示す上面図であり、図3はスタック型MIMキャパシタ10のスタック型MIM構造を示す模式図である。
図1および図2に示すスタック型MIMキャパシタ10は、半導体基板11上に形成された保護膜12上に、異なる形状(第1、第2のパターン形状)を持つMIM電極13A,13Bとを、誘電体膜14を挟んで交互に重ねたスタック型MIM構造によって形成される。一般的なスタック型MIM構造の誘電体膜数は3層以上である。
保護膜12は、半導体基板11を保護するために半導体基板11上に形成される。この保護膜12には、例えばSiOやSiN等が用いられる。
MIM電極13A,13Bは、電荷を充電・放電するための電極である。このMIM電極13A,13Bには、例えば金や白金、銅アルミ等の低抵抗の材料が用いられ、各MIM電極の厚さは1000〜10000Å程度である。
誘電体膜14は、誘電性が高く、静電容量を増すために形成されるものである。
小空孔15は、同極のMIM電極13A,13B同士を接続するために、スルーホール17A,17Bを貫通させるために形成された空孔である。
大空孔16は、スルーホール17A,17Bと接続されないように形成された空孔である。
スルーホール17A,17Bは、スルーホール用孔が形成された後、スルーホール用孔の内側に埋め込み電極が形成され、同極のMIM電極13A,13B同士を小空孔を介して接続するものである。スルーホール17A,17Bは、小空孔15および大空孔16の中心位置に形成されている。
引き出し電極18A,18Bは、同極のスルーホール17A,17B同士を介してMIM電極13A,13Bと接続され、スタック型MIMキャパシタ10として他の素子等と接続されるものである。
層間絶縁膜19は、MIM電極13A,13Bおよび誘電体膜14の各層を覆う保護膜2の表面に形成される絶縁膜である。
図3に示すように、スタック型MIMキャパシタ10のMIM電極13A,13Bには、MIM電極13Aの層の表面に小空孔15と大空孔16の2種類の空孔が、表面上において2次元に、すなわち縦列方向および横列方向に一定間隔で形成されている。小空孔15と大空孔16とが、縦列方向および横列方向にそれぞれ偶数個形成された場合には、小空孔15と大空孔16の数が同数になる。また、小空孔15と大空孔16とが、縦列方向および横列方向にそれぞれ奇数個形成された場合には、いずれかの空孔が1つだけ多くなる。
MIM電極13A,13Bを重ねてスタック型MIM構造を形成した際に、各空孔の中心位置は同じになるが、小空孔15と大空孔16とが交互に入れ替わるように形成される。小空孔15の直径は、その内側に形成されるスルーホール17A,17Bと接続されるため、スルーホール17A,17Bの直径とほぼ同じである。また、大空孔16の直径は、その内側に形成されるスルーホール17A,17Bと接続されないため、スルーホール17A,17Bの直径よりも大きい。小空孔15の直径は、大空孔16の直径のおおよそ1/2以下になるのが好ましい。具体的に言えば、小空孔15の直径は1〜10μm程度であり、大空孔16の直径は2〜20μmである。なお、小空孔15を介してスルーホール17A,17BとMIM電極13A,13Bとが接触抵抗の低い状態で接続され、かつスルーホール17A,17BとMIM電極13A,13Bとが接触しなければ、小空孔15の直径と大空孔16の直径との比率は、これに限定されない。
スルーホール17A,17Bは、その直径が小空孔15の直径よりも10%以上大きく、大空孔16の直径よりも小さくなるように形成される。また、スルーホール用孔の内側には埋め込み電極を埋め込むが、小空孔15との接触抵抗を十分に低くすることができれば、スルーホール用孔の内側に金属を埋め込む方法と、スルーホール用孔の内側を金属で覆う方法のどちらを用いても形成しても良い。
なお、本実施形態におけるスタック型MIMキャパシタ10のMIM電極13A,13Bは円柱形状であるが、電界集中による局部的な絶縁破壊が生じないような形状であれば如何なる形状であっても良い。
誘電体膜14には、例えばSiNやSiO、Al等の誘電体が用いられ、その厚さは200〜3000Å程度である。ただし、誘電率が高く、MIM電極13A,13B上に堆積して形成することが可能である材料であれば、誘電体膜14に如何なる材料を用いても良い。また、誘電体膜14は、それぞれの厚さが異なって形成しても良く、例えば、平坦性の確保が困難となる上層に向かうほど厚く形成しても良い。これにより、各MIM電極間の幅は上層に向かうほど大きくなり、各MIM電極間における短絡を抑えることができるようなスタック型MIM構造を形成することができる。
引き出し電極18Aは、スルーホール17Aを介して同極のMIM電極13Aのみと接続される。また、引き出し電極18Bは、スルーホール17Bを介して同極のMIM電極13Bのみと接続される。なお、引き出し用電極18A,18Bを引き出す引き出し位置は、最上部以外にも、最下部や任意のMIM電極13A,13Bであっても良い。また、MIM電極13Aの引き出し位置とMIM電極13Bの引き出し位置とが異なっていても良い。
このように、引き出し電極18A,18Bは、スタック型MIMキャパシタ10を用いる電子機器等の形状に合わせて、スタック型MIMキャパシタ10の任意の位置に形成することができる。
(第1実施形態に係るスタック型MIMキャパシタ10の製造方法)
次に、図4を参照して、本発明の第1実施形態に係るスタック型MIMキャパシタ10の製造方法について説明する。図4は、本発明の第1実施形態に係るスタック型MIMキャパシタ10を製造する各工程におけるスタック型MIMキャパシタ10の構造を示す断面図である。
図4(a)〜図4(d)は、第1の工程から第4の工程までの各工程を行った後のスタック型MIMキャパシタ10の構造を示す断面図である。図4(e)は、第1の工程から第4の工程までの各工程を繰り返し行った後のスタック型MIMキャパシタ10の構造を示す断面図である。図4(f)は、第1の工程から第4の工程までの各工程を繰り返し行った後に、保護膜12および層間絶縁膜19を形成した後のスタック型MIMキャパシタ10の構造を示す断面図である。図4(g)は、第5の工程を行った後のスタック型MIMキャパシタ10の構造を示す断面図である。
なお、これから説明する各実施形態に係るスタック型MIMキャパシタ10を形成するための必要なマスクの数は、2つのMIM電極13A,13Bを形成するためのMIM電極形成用マスクが2パターン、スルーホール形成用マスクが1パターン、および引き出し用電極形成用マスクが1パターンの合計4パターンである。
まず、図4(a)に示すように、第1の工程として、半導体基板11上に形成された保護膜12上に、第1のMIM電極となるMIM電極13Aを、第1のMIM電極形成用マスクを用いて、金属蒸着法、スパッタリング法もしくは電界めっき法で形成する。MIM電極13Aには、上述したように図中左から順番に大空孔16、小空孔15、大空孔16が形成される。
次に、図4(b)に示すように、第2の工程として、MIM電極13A,13B上に第1の誘電体膜14を化学気相堆積法やスパッタリング法により堆積する。
次に、図4(c)に示すように、第3の工程として、誘電体膜14上に第2のMIM電極となるMIM電極13Bを、第2のMIM電極形成用マスクを用いて、金属蒸着法、スパッタリング法もしくは電界めっき法で形成する。上述したように図中左から順番に小空孔15、大空孔16、小空孔15が形成される。
次に、図4(d)に示すように、第4の工程として、MIM電極13B上に第2の誘電体膜となる誘電体膜14を化学気相堆積法やスパッタリング法により堆積する。
さらに、図4(e)に示すように、図4(a)〜図4(d)に示した第1〜4の工程を、所望の誘電体膜数を得るまで繰り返すことによりスタック型MIM構造を形成する。なお、本実施形態では、第1〜4の工程を2回繰り返し行い、MIM電極13A,13Bを合計4層形成する場合について説明する。また、所望のスタック型MIM構造を形成した後は、最上層をMIM電極13Bとし、第4の工程のように誘電体膜14を堆積する必要はない。
所望のスタック型MIM構造を形成した後、図4(f)に示すように、スタック型MIM構造の最表面に保護膜12を形成する。保護膜12は、上述したように例えばSiOやSiNを用いて形成される。さらに、保護膜12の上に、層間絶縁膜19を形成する。
続いて、図4(g)に示すように、第5の工程として、スタック型MIMキャパシタ構造の保護膜12、層間絶縁膜19および誘電体膜14を貫通するスルーホール17A,17Bを、スルーホール形成用マスクを用い、ドライエッチングによって形成する。スルーホール17A,17Bの直径は、上述したよう小空孔15の直径よりも大きく、大空孔16の直径よりも小さくになるように形成する。スタック型MIM構造の最表面から最下層部まで貫通するスルーホール17A,17Bを形成するため、オーバーエッチングによってエッチング量が膜厚から想定される量の100%以上になるように形成する。このオーバーエッチングを施すことによるサイドエッチ効果により、スルーホール17A,17Bの直径は、小空孔15の直径よりも大きくなる。但し、スルーホール17A,17Bの直径は、大空孔16よりも小さくなるようにエッチング量を設定する。
スルーホール用孔を形成した後、スルーホール用孔の内側に電界めっき法等により埋め込み電極を形成して、スルーホール17A,17Bを形成する。このとき、スルーホール17A,17Bの直径は、サイドエッチ効果により小空孔15よりも大きく、大空孔16よりも小さく形成されているため、小空孔15を介してスルーホール17A,17BとMIM電極13A,13Bとが良好に接触する。最後に、スタック構造の最上部に引き出し用電極18A,18Bを、引き出し用電極形成用マスクを用いて形成することで、スタック型MIMキャパシタ10が完成する。
従来のスタック型MIMキャパシタの製造方法では、MIM電極のマスクおよびスルーホール形成用マスクがそれぞれスタック型MIMキャパシタの層数分必要であった。例えば4層のMIM電極を有するスタック型MIMキャパシタを従来の方法で製造する場合は、MIM電極のマスクが4パターン、スルーホール形成用マスクが4パターン、引き出し用電極マスクが1パターン、計9パターンのマスクが必要であった。
これに対して、本実施形態に係るスタック型MIMキャパシタ10の製造方法では、2つのMIM電極のマスクを繰り返し使えば良い。このため、4層のMIM電極を有するスタック型MIMキャパシタを製造する場合、MIM電極のマスクが2パターン、スルーホール形成用マスクが1パターン、引き出し用電極マスクが1パターン、計4パターンのマスクがあれば良く、単層MIMキャパシタに必要なマスク数と同じマスク数で4層のMIM電極を有するスタック型MIMキャパシタを形成することができる。
(第2実施形態に係るスタック型MIMキャパシタ20の製造方法)
次に、図5を参照して、本発明の第2実施形態に係るスタック型MIMキャパシタ20の製造方法について説明する。図5は、本発明の第2実施形態に係るスタック型MIMキャパシタ20の製造方法を示す模式図である。
図5(a)は、第1の工程を行った後のスタック型MIMキャパシタ20の構造を示す断面図である。図5(b)は、第2の工程を行った後のスタック型MIMキャパシタ20の構造を示す断面図である。図5(c)は、第3の工程の後でスルーホールを逐次形成した後のスタック型MIMキャパシタ20の構造を示す断面図である。図5(d)は、第4の工程を行った後のスタック型MIMキャパシタ20の構造を示す断面図である。図5(e)は、第1の工程から第4の工程までの各工程をスルーホールを逐次形成しながら繰り返し行った後のスタック型MIMキャパシタ20の構造を示す断面図である。図5(f)は、第1の工程から第4の工程までの各工程をスルーホールを逐次形成しながら繰り返し行った後に保護膜12を形成した後のスタック型MIMキャパシタ20の構造を示す断面図である。図5(g)は、保護膜12および層間絶縁膜19を形成した後に第5の工程を行った後のスタック型MIMキャパシタ20の構造を示す断面図である。
図5(a)〜図5(g)に示す第2実施形態に係るスタック型MIMキャパシタ20の製造方法の基本的な工程は、図4(a)〜図4(g)に示した第1実施形態に係るスタック型MIMキャパシタ10の製造方法の各工程と同様であるが、図5(c)および図5(e)に示すように、MIM電極13A,13Bのいずれかを形成した後にスルーホール17A,17Bを逐次形成する点が異なっている。
まず、図5(a)に示すように、第1の工程と同様に、半導体基板11上に形成された保護膜12上に、第1のパターン形状の第1のMIM電極となるMIM電極13Aを、第1のMIM電極形成用マスクを用いて形成する。
次に、図5(b)に示すように、第2の工程と同様に、第1のMIM電極13A上に誘電体膜14を堆積する。
次に、図5(c)に示すように、第3の工程と同様に、誘電体膜14上に第2のパターン形状の第2のMIM電極となるMIM電極13Bを、第2のMIM電極形成用マスクを用いて形成する。また同時に、スルーホール形成用マスクを用いて、スルーホール17A,17Bを逐次形成する。
次に、図5(d)に示すように、第4の工程と同様に、第2のMIM電極13B上に誘電体膜14を堆積し、誘電体膜14上に第1のパターン形状の第3のMIM電極となるMIM電極13Aを、第1のMIM電極形成用マスクを用いて形成する。
さらに、図5(e)に示すように、図5(a)〜図5(d)に示した第1〜4の工程と同様に、所望の誘電体膜数を得るまで繰り返すと共に、スルーホール17A,17Bを逐次形成しながらスタック型MIM構造を形成する。すなわち、MIM電極13A上に誘電体膜14を堆積し、誘電体膜14上に第2のパターン形状の第4のMIM電極となるMIM電極13Bを、第2のMIM電極形成用マスクを用いて形成する。また同時に、スルーホール形成用マスクを用いて、スルーホール17A,17Bを逐次形成する。
所望のスタック型MIM構造を形成した後、図5(f)に示すように、スタック型MIM構造の最表面に保護膜12および層間絶縁膜19を形成する。
続いて、図5(g)に示すように、スタック型MIMキャパシタ構造の保護膜12および層間絶縁膜19を貫通するスルーホール17A,17Bを、スルーホール形成用マスクを用いて逐次形成する。
この方法では、図4に示した第1実施形態に係るスタック型MIMキャパシタ10の製造方法において、スタック型MIM構造を形成した後に、一括して各MIM電極13A,13Bを接続するスルーホール17A,17Bを形成するよりも工程数は増加する。但し、小空孔15を介して、各MIM電極13A,13Bとスルーホール17A,17Bとを確実に接続することができる。
また、図5(f)および図5(g)に示すように、所望のスタック型MIM構造を形成した後は、図4(f)および図4(g)に示したスタック型MIMキャパシタの製造方法の工程と同様に、所望のスタック型MIM構造の最表面に保護膜12および層間絶縁膜19を形成し、スルーホール形成用マスクを用いてスタック型MIMキャパシタ構造の保護膜12および層間絶縁膜19を貫通するスルーホール17A,17Bをドライエッチングによって逐次形成すれば良い。
上述したように、小空孔15を介して、各MIM電極13A,13Bとスルーホール17A,17Bとが確実に接続される。このため、MIM電極13A,13Bとスルーホール17A,17Bとの接続箇所が多くなり、MIM電極13A,13Bに低抵抗ではない材料を用いても、MIM電極13A,13Bの内部の電位が不均一になることがない。従って、MIM電極13A,13Bを形成する際に、形成が容易な高抵抗の材料を用いることもできる。例えば、タングステンまたはタングステン合金等以外の低抵抗ではない材料として、モリブデンやモリブデン合金等の耐熱性材料を用いたり、チタンやクロム等の金属を用いたりすることができる。
(第3実施形態に係るスタック型MIMキャパシタ30の製造方法)
次に、図6を参照して、本発明の第3実施形態に係るスタック型MIMキャパシタ30の製造方法について説明する。図6は、本発明の第3実施形態に係るスタック型MIMキャパシタ30の製造方法を示す模式図である。
図6(a)は、小空孔15を形成せずにスタック型MIMキャパシタ構造を形成した後に保護膜12および層間絶縁膜19を形成した後のスタック型MIMキャパシタ10の構造を示す断面図である。図6(b)〜図6(d)は、保護膜12を形成した後にスルーホール17A,17Bを形成した後のスタック型MIMキャパシタ10の構造を示す断面図である。
図6(a)〜図6(d)に示す第3実施形態に係るスタック型MIMキャパシタ30の製造方法の基本的な工程は、図4(a)〜図4(g)に示した第1実施形態に係るスタック型MIMキャパシタ10の製造方法の工程と同様であるが、図6(a)に示した第3実施形態に係るスタック型MIMキャパシタ30は、図4(f)に示した第1実施形態に係るスタック型MIMキャパシタ10のように、MIM電極13A,13Bに小空孔15を形成せずに大空孔16のみを形成してスタック型MIMキャパシタ構造を形成する点が異なっている。
まず、図6(a)に示すように、例えばタングステンやタングステン合金等のドライエッチングが可能な材料を用いてMIM電極13A,13Bを形成する際、小空孔15を形成せずに大空孔16のみを形成したスタック型MIM構造を形成しておく。また、スタック型MIM構造の表面には、保護膜12および層間絶縁膜19を形成する。
次に、図6(b)および図6(c)に示すように、スルーホール17A,17Bの形成時に施されるドライエッチングにより、小空孔15が形成される予定だったMIM電極13A,13B上をエッチングしてスルーホール用孔を形成する。
最後に、図6(d)に示すように、スルーホール用孔の内部に埋め込み電極を形成すれば、ドライエッチング時に同時形成された小空孔15を介してスルーホール17A,17BとMIM電極13A,13Bとが接続される。
この製造方法では、MIM電極13A,13Bとスルーホール17A,17Bとを接続する際の歩留まりを、上述した各実施形態に係るスタック型MIMキャパシタ10,20の製造方法よりも高めることができる。同時に、MIM電極13A,13Bの材料にタングステン合金を用いてドライエッチングを行えば、MIM電極13A,13Bを形成する際の手間を少なくし、製造効率を飛躍的に向上させることができる。さらに、MIM電極13A,13Bとスルーホール17A,17Bとの接続箇所を多くすることができるため、MIM電極13A,13Bを伝播する信号の電位分散を十分に低減することができる。
(まとめ)
従来のスタック型MIMキャパシタの製造方法では、MIM電極のマスクおよびスルーホール形成用マスクがそれぞれスタック型MIMキャパシタの層数分必要であった。これに対して、本発明によれば、スタック型MIMキャパシタの層の数に限らず、MIM電極のマスクが2パターン、スルーホール形成用マスクが1パターン、引き出し用電極マスクが1パターン、計4パターンのマスクでよく、単層MIMキャパシタを製造するのに必要なマスク数と同じマスク数で複数層のスタック型MIM構造を有するスタック型MIMキャパシタを形成することができる。
本発明は、特に少ないマスクパターンで容量性を高いスタック型MIMキャパシタとして高速な処理を要求される電子回路等に用いたり、またそのスタック型MIMキャパシタを製造する際に用いたりすることができる。
10,20,30 スタック型MIMキャパシタ
11 半導体基板
12 保護膜
13A,13B MIM電極
14 誘電体膜
15 小空孔
16 大空孔
17A,17B スルーホール
18A,18B 引き出し用電極
19 層間絶縁膜

Claims (12)

  1. 複数の大空孔と複数の小空孔とを有する第1のパターン形状の複数の第1のMIM電極と、複数の大空孔と複数の小空孔とを有し、前記第1のパターン形状とは異なる第2のパターン形状の複数の第2のMIM電極とが、誘電体膜を介して交互に積層され、前記第1のMIM電極の前記大空孔の中心位置と前記第2のMIM電極の前記小空孔の中心位置とが同一であり、前記第1のMIM電極の前記小空孔の中心位置と前記第2のMIM電極の前記大空孔の中心位置と同一であり、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールが前記大空孔、前記小空孔の中心位置に形成されることを特徴とするスタック型MIMキャパシタ。
  2. 前記誘電体膜は、上層に向かうほど厚く形成されることを特徴とする請求項1記載のスタック型MIMキャパシタ。
  3. 前記第1および第2のMIM電極は、タングステンまたはタングステン合金を用いて形成されることを特徴とする請求項1または2記載のスタック型MIMキャパシタ。
  4. 前記スルーホールの最上部もしくは最下部、または任意の第1、第2のMIM電極の位置で接続される引き出し用電極が形成されることを特徴とする請求項1〜3のいずれか1項に記載のスタック型MIMキャパシタ。
  5. 複数の大空孔と複数の小空孔とを有す第1のパターン形状の複数の第1のMIM電極と、複数の大空孔と複数の小空孔とを有し、前記第1のパターン形状とは異なる第2のパターン形状の複数の第2のMIM電極とを、前記第1のMIM電極の前記大空孔の中心位置と前記第2のMIM電極の前記小空孔の中心位置とを同一とし、前記第1のMIM電極の前記小空孔の中心位置と前記第2のMIM電極の前記大空孔の中心位置とを同一として、誘電体膜を介して交互に積層する工程と、
    径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールを前記大空孔、前記小空孔の中心位置に形成して、前記スルーホールを介して前記複数の第1のMIM電極同士を接続し、前記複数の第2のMIM電極同士を接続する工程と、
    を含むことを特徴とするスタック型MIMキャパシタの製造方法。
  6. 複数の大空孔と複数の小空孔とを有する第1のパターン形状の第1のMIM電極と、複数の大空孔と複数の小空孔とを有し、前記第1のパターン形状とは異なる第2のパターン形状の第2のMIM電極とを、前記第1のMIM電極の前記大空孔の中心位置と前記第2のMIM電極の前記小空孔の中心位置とを同一とし、前記第1のMIM電極の前記小空孔の中心位置と前記第2のMIM電極の前記大空孔の中心位置とを同一として、誘電体膜を介して積層したのち、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールを前記大空孔、前記小空孔の中心位置に形成して、一部の前記スルーホールと前記第1のMIM電極とを接し、残りの前記スルーホールと前記第2のMIM電極とを接する工程と、
    前記第2のMIM電極上に前記第1のパターン形状の第3のMIM電極を、前記第2のMIM電極の前記大空孔の中心位置と前記第3のMIM電極の前記小空孔の中心位置とを同一とし、前記第2のMIM電極の前記小空孔の中心位置と前記第3のMIM電極の前記大空孔の中心位置とを同一として、誘電体膜を介して積層する工程と、
    前記第3のMIM電極上に前記第2のパターン形状の第4のMIM電極を、前記第3のMIM電極の前記大空孔の中心位置と前記第4のMIM電極の前記小空孔の中心位置とを同一とし、前記第3のMIM電極の前記小空孔の中心位置と前記第4のMIM電極の前記大空孔の中心位置とを同一として、誘電体膜を介して積層したのち、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホールを前記大空孔、前記小空孔の中心位置に形成して、前記スルーホールを介して前記第1のMIM電極と前記第3のMIM電極とを接続し、前記第2のMIM電極と前記第4のMIM電極とを接続する工程と、
    を含むことを特徴とするスタック型MIMキャパシタの製造方法。
  7. 複数の大空孔を有するパターン形状の複数の第1のMIM電極と、複数の大空孔を有し、前記パターン形状とは異なるパターン形状の複数の第2のMIM電極とを、前記第1のMIM電極の前記大空孔の中心位置と前記第2のMIM電極の前記大空孔の中心位置とが一致しないように、誘電体膜を介して交互に積層する工程と、
    径が前記大空孔の径よりも小さいスルーホールを前記大空孔の中心位置に形成して、前記スルーホールを介して前記複数の第1のMIM電極同士を接続し、前記複数の第2のMIM電極同士を接続する工程と、
    を含むことを特徴とするスタック型MIMキャパシタの製造方法。
  8. 前記第1および第2のMIM電極は、前記大空孔と前記小空孔とが同じ数になるか、または前記大空孔若しくは前記小空孔が1つ多くなるように形成されることを特徴とする請求項5記載のスタック型MIMキャパシタの製造方法。
  9. 前記第1、第2、第3および第4のMIM電極は、前記大空孔と前記小空孔とが同じ数になるか、または前記大空孔若しくは前記小空孔が1つ多くなるように形成されることを特徴とする請求項6記載のスタック型MIMキャパシタの製造方法。
  10. 前記誘電体膜は、上層に向かうほど厚く形成されることを特徴とする請求項5〜のいずれか1項に記載のスタック型MIMキャパシタの製造方法。
  11. 前記第1および第2のMIM電極は、タングステンまたはタングステン合金を用いて形成されることを特徴とする請求項5、8または10記載のスタック型MIMキャパシタの製造方法。
  12. 前記第1、第2、第3および第4のMIM電極は、タングステンまたはタングステン合金を用いて形成されることを特徴とする請求項6または9記載のスタック型MIMキャパシタの製造方法。
JP2009216882A 2009-09-18 2009-09-18 スタック型mimキャパシタおよびその製造方法 Expired - Fee Related JP5461128B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009216882A JP5461128B2 (ja) 2009-09-18 2009-09-18 スタック型mimキャパシタおよびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009216882A JP5461128B2 (ja) 2009-09-18 2009-09-18 スタック型mimキャパシタおよびその製造方法

Publications (2)

Publication Number Publication Date
JP2011066284A JP2011066284A (ja) 2011-03-31
JP5461128B2 true JP5461128B2 (ja) 2014-04-02

Family

ID=43952207

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009216882A Expired - Fee Related JP5461128B2 (ja) 2009-09-18 2009-09-18 スタック型mimキャパシタおよびその製造方法

Country Status (1)

Country Link
JP (1) JP5461128B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831238B2 (en) * 2014-05-30 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating film having opening portion and conductive film in the opening portion
JP6639736B2 (ja) * 2017-04-28 2020-02-05 ゼンテルジャパン株式会社 キャパシタ装置とその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2809138B2 (ja) * 1995-06-30 1998-10-08 日本電気株式会社 強誘電体容量構造
JP2002008942A (ja) * 2000-06-16 2002-01-11 Fujitsu Ltd コンデンサ装置、コンデンサ装置の製造方法及びコンデンサ装置が実装されたモジュール
JP4795521B2 (ja) * 2000-10-16 2011-10-19 富士通株式会社 半導体装置及びその製造方法
JP3987703B2 (ja) * 2001-10-12 2007-10-10 Necエレクトロニクス株式会社 容量素子及びその製造方法
JP2004134613A (ja) * 2002-10-11 2004-04-30 Toshiba Corp 半導体装置
JP2005203680A (ja) * 2004-01-19 2005-07-28 Murata Mfg Co Ltd インターポーザキャパシタの製造方法
JP2006303043A (ja) * 2005-04-18 2006-11-02 Murata Mfg Co Ltd 誘電体薄膜キャパシタの製造方法および誘電体薄膜キャパシタ
JP2008294008A (ja) * 2005-07-15 2008-12-04 Murata Mfg Co Ltd 薄膜キャパシタおよびその製造方法

Also Published As

Publication number Publication date
JP2011066284A (ja) 2011-03-31

Similar Documents

Publication Publication Date Title
KR100869741B1 (ko) 나선형 인덕터
US8841749B2 (en) Semiconductor device comprising a capacitor and an electrical connection via, and fabrication method
CN107689299B (zh) 薄膜陶瓷电容器
CN100390929C (zh) 形成半导体器件的方法和半导体器件
JP6927544B2 (ja) 薄膜キャパシター及びその製造方法
JP2002141417A (ja) 並列キャパシタの積層構造と製造方法
SE520173C2 (sv) Förfarande för tillverkning av en kondensator i en integrerad krets
CN111029327B (zh) 一种半导体结构和制作方法
JP2008205180A (ja) 半導体装置及びその製造方法
JPH05136132A (ja) 半導体素子の多層構造の段差を緩和させる方法及び多層構造の段差緩和用ダミー層を備えた半導体素子
US10720280B2 (en) Thin-film ceramic capacitor having capacitance forming portions separated by separation slit
US7511939B2 (en) Layered capacitor architecture and fabrication method
JP4425707B2 (ja) 半導体装置およびその製造方法
US9881917B2 (en) Semiconductor device and method of manufacturing the same
JP5461128B2 (ja) スタック型mimキャパシタおよびその製造方法
US7327011B2 (en) Multi-surfaced plate-to-plate capacitor and method of forming same
US20130015556A1 (en) Suspended beam for use in mems device
JP2011253898A (ja) 半導体装置及び製造方法
JP2018133363A (ja) 電子部品内蔵基板及び基板実装構造体
JP2008016464A (ja) 半導体装置及び半導体装置の製造方法
CN108133939B (zh) 三维半导体元件及其制造方法
EP1943666B1 (en) Capacitor structure
JP5394291B2 (ja) スタック型抵抗素子およびその製造方法
JP4872341B2 (ja) 集積化インダクタおよびその製造方法
KR100854925B1 (ko) 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110803

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120530

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120530

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130430

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130702

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130823

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131015

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131211

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140115

R150 Certificate of patent or registration of utility model

Ref document number: 5461128

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees