JP5394291B2

JP5394291B2 - スタック型抵抗素子およびその製造方法

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Publication number: JP5394291B2
Application number: JP2010054152A
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Inventors: 卓也堤; 末広杉谷; 一巳西村
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Publication date: 2014-01-22
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Description

本発明は、スタック型抵抗素子およびその製造方法に関し、特に小型でありながら、単位面積あたりの抵抗密度を高めることのできるスタック型抵抗素子およびその製造方法に関する。

近年、高速動作が要求されるＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）チップの高密度化が進むにつれ、ＩＣチップ内で大面積を占有する抵抗素子の高密度化の重要性が増している。抵抗素子の高密度化を実現させた抵抗素子の一例として、特許文献１の抵抗素子がある。この抵抗素子では、抵抗素子の形状を蛇行形状等にしてその長さを長くすることによって、抵抗素子の高密度化を図っている。

また、非特許文献１の抵抗素子では、レーザトリミングにより抵抗素子の幅を縮小したり、抵抗素子を薄層化したりすることで抵抗素子自体の断面積を小さくすることによって、抵抗素子の高密度化を図っている。

特開２００５−３３２６２８号公報

黒澤秀行「レーザトリミングしたタンタル薄膜抵抗器の経時特性」、電子通信学会論文誌、１９８６／３、Ｖｏｌ．Ｊ６９−Ｃ、Ｎｏ．３

しかしながら、特許文献１の抵抗素子においては、抵抗素子の形状を蛇行形状等にしてその長さを長くするため、ＩＣチップの内部における抵抗素子の占有面積を大きくしてしまうという問題があった。特に、抵抗値の大きな抵抗素子においては、その長さを長く確保しなければならないため、占有面積を大きくする必要が生じていた。

また、非特許文献１の抵抗素子においては、抵抗素子自体の断面積が小さくなることから、断面積の単位面積あたりの発熱密度が高くなったり、発熱を防止するために電流容量が制限されたりするという問題があった。

そこで、本発明は、上記の課題に鑑み、小型でありながら、単位面積あたりの抵抗密度を高めることのできるスタック型抵抗素子およびその製造方法を提供することを目的とする。

本発明に係るスタック型抵抗素子およびその製造方法は、上記の目的を達成するために、次のように構成される。

本発明に係る第１のスタック型抵抗素子は、抵抗部の両端に層間接続部が形成された抵抗素子が、層間絶縁膜を介して複数積層され、それぞれの前記層間接続部に１つの小空孔が形成され、前記層間接続部の少なくとも一方に大空孔が形成され、前記抵抗素子の前記大空孔および前記小空孔の中心位置を同じとし、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であり、スルーホール用孔の内側に埋め込み電極が形成されたスルーホールが、前記大空孔および前記小空孔の中心位置に形成され、前記スルーホールの前記埋め込み電極を介して前記抵抗素子同士が直列に接続されることを特徴とする。

このスタック型抵抗素子によれば、抵抗素子を重ねて、抵抗素子が直列に接続されるようにスタック構造が形成される。このため、抵抗素子を幾層にも重ねて、多くの面積を必要とせずにスタック型抵抗素子の抵抗密度を高めることが可能となる。

本発明に係る第２のスタック型抵抗素子は、前記抵抗素子は、当該抵抗素子が積層される数ｎ（ｎは２以上の整数とする。）が奇数である場合に両端の前記大空孔と前記小空孔とを合わせた空孔数が（ｎ＋１）／２つとなり、ｎが偶数である場合に一端の前記空孔数がｎ／２つ、他端の前記空孔数がｎ／２＋１つとなるように形成されることを特徴とする。

このスタック型抵抗素子によれば、空孔が如何なる形状であっても、電界集中による局部的な絶縁破壊が生じないように大空孔と小空孔とを配置して、抵抗素子を直列に接続することが可能となる。

本発明に係る第３のスタック型抵抗素子は、前記層間絶縁膜は、複数層ずつ積層されることを特徴とする。

このスタック型抵抗素子によれば、半導体基板上にスタック型抵抗素子とスタック型キャパシタ等の他の素子とを同時集積する際に、層間絶縁膜を複数層ずつ堆積することによって、抵抗素子同士の絶縁性を非常に高めることが可能となる。

本発明に係る第４のスタック型抵抗素子は、前記層間絶縁膜は、上層に向かうに従って層の厚さが大きくなるように形成されることを特徴とする。

このスタック型抵抗素子によれば、平坦性の確保が困難となる上層に向かうほど層間絶縁膜が厚く形成される。これにより。各抵抗素子間の間隔が各層で最適に確保され、各抵抗素子間における短絡を抑えることが可能となる。

本発明に係る第５のスタック型抵抗素子は、前記抵抗素子は、タングステン、タングステン合金、モリブステンまたはモリブステン合金を用いて形成されることを特徴とする。

このスタック型抵抗素子によれば、抵抗素子を形成する材料に、タングステン、タングステン合金、モリブステンまたはモリブステン合金の高抵抗な材料を用いることができるため、抵抗密度を高めることが可能となる。また、加工が容易である材料を用いて製造効率を飛躍的に向上させることが可能となる。

本発明に係る第６のスタック型抵抗素子は、前記スルーホールの最上部もしくは最下部、または任意の前記抵抗素子の位置で接続される引き出し用電極が形成されることを特徴とする。

このスタック型抵抗素子によれば、スタック型抵抗素子を用いる電子機器等の形状に合わせて、スタック型抵抗素子の任意の位置に引き出し用電極を形成することが可能となる。

本発明に係る第１のスタック型抵抗素子の製造方法は、抵抗部の両端に層間接続部が形成され、それぞれの前記層間接続部に１つの小空孔が形成され、前記層間接続部の少なくとも一方に大空孔が形成され、前記大空孔および前記小空孔の中心位置を同じとする抵抗素子を、前記層間絶縁膜を介して複数積層する工程と、径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホール用孔を、前記大空孔および前記小空孔の中心位置に形成する工程と、前記スルーホール用孔の内側に埋め込み電極を形成し、前記埋め込み電極を介して前記抵抗素子同士を直列に接続する工程と、を含むことを特徴とする。

このスタック型抵抗素子の製造方法によれば、抵抗素子を重ねてスタック構造を形成する。これにより、抵抗素子を幾層にも重ねることができ、スタック型抵抗素子の単位面積あたりの抵抗密度を飛躍的に向上させることが可能となる。また、高抵抗であるスタック型抵抗素子の面積をより小さくすることが可能となる。

また、スタック構造を形成した後、一括して各抵抗素子を接続するスルーホールが形成される。これにより、少ない工程数で各抵抗素子の小空孔とスルーホールとを接続することが可能となる。

本発明に係る第２のスタック型抵抗素子の製造方法は、抵抗部の両端に層間接続部が形成され、それぞれの前記層間接続部に１つの小空孔が形成され、前記層間接続部の少なくとも一方に大空孔が形成される抵抗素子を積層する工程と、前記抵抗素子の上に層間絶縁膜を積層したのち、径が前記大空孔の径よりも小さいスルーホール用孔を、前記大空孔、および前記小空孔が形成される予定の部分の中心位置に形成する工程と、前記スルーホール用孔の内側に埋め込み電極を形成し、前記埋め込み電極を介して前記抵抗素子同士を接続する工程と、前記層間絶縁膜上に前記抵抗素子を、前記大空孔、および前記小空孔が形成される予定の部分の中心位置を同じとし、前記層間絶縁膜を介して積層する工程と、を含むことを特徴とする。

このスタック型抵抗素子の製造方法によれば、スタック構造を形成した後、一括して抵抗素子を接続するスルーホールを形成する方法よりも工程数は増加するが、スタック構造の各層の形成時において逐次スルーホールが形成される。これにより、各抵抗素子とスルーホールとを確実に接続することが可能となる。

本発明に係る第３のスタック型抵抗素子の製造方法は、抵抗部の両端に層間接続部が形成され、前記層間接続部の少なくとも一方に大空孔が形成され、前記大空孔、および小空孔が形成される予定の部分の中心位置を同じとする抵抗素子を、層間絶縁膜を介して複数積層する工程と、径が前記大空孔の径よりも小さいスルーホール用孔を、前記大空孔、および前記小空孔が形成される予定の部分の中心位置に形成する工程と、前記スルーホール用孔の内側に埋め込み電極を形成し、前記埋め込み電極を介して前記抵抗素子同士を直列に接続する工程と、を含むことを特徴とする。

この製造方法では、小空孔が形成されていない状態でスルーホールを形成するため、抵抗素子とスルーホールとを接続する際の歩留まりを、一層高めることが可能となる。同時に、ドライエッチングを行い、小空孔とスルーホールとを同時形成すれば、抵抗素子を形成する際の手間を少なくし、製造効率を飛躍的に向上させることが可能となる。

本発明に係る第４のスタック型抵抗素子の製造方法は、前記抵抗素子は、当該抵抗素子が積層される数ｎ（ｎは２以上の整数とする。）が奇数である場合に両端の前記大空孔と前記小空孔とを合わせた空孔数が（ｎ＋１）／２つとなり、ｎが偶数である場合に一端の前記空孔数がｎ／２つ、他端の前記空孔数がｎ／２＋１つとなるように形成されることを特徴とする。

このスタック型抵抗素子の製造方法によれば、空孔が如何なる形状であっても、電界集中による局部的な絶縁破壊が生じないように大空孔と小空孔とを配置して、抵抗素子を直列に接続することが可能となる。

本発明によれば、複数の抵抗素子をスタック構造で堆積させ、直列に接続されるように形成することができる。このため、スタック型抵抗素子の単位面積あたりの抵抗密度を飛躍的に向上させることができる。また、高抵抗であるスタック型抵抗素子の面積をより小さくすることができる。

スタック型抵抗素子の層数の制限を無くし、抵抗素子を幾層にも重ねることにより、スタック型抵抗素子の抵抗密度を容易に高めることができる。また、ＩＣチップ等におけるスタック型抵抗素子の占有面積を小さくし、ＩＣチップ等にスタック型抵抗素子を内蔵し易くすることができる。

また、抵抗密度が高く高速動作が可能な小型ＩＣチップ等を、容易に製造することができる。

本発明に係るスタック型抵抗素子１０の構造を示す断面図である。本発明に係るスタック型抵抗素子１０の構造を示す上面図である。スタック型抵抗素子１０のスタック構造を示す模式図である。本発明の第１実施形態に係るスタック型抵抗素子１０を製造する各工程におけるスタック型抵抗素子１０の構造を示す断面図である。本発明の第２実施形態に係るスタック型抵抗素子２０の製造方法を示す模式図である。本発明の第３実施形態に係るスタック型抵抗素子３０の製造方法を示す模式図である。変形例に係るスタック型抵抗素子４０のスタック構造を示す模式図である。変形例に係るスタック型抵抗素子５０のスタック構造を示す模式図である。

以下に、本発明の好適な実施形態を添付図面に基づいて説明する。なお、以下の説明において参照する各図では、他の図と同等の構成要素は同一符号によって示されている。

（スタック型抵抗素子１０の構造）
まずは、図１〜図３を参照して、本発明に係るスタック型抵抗素子１０の構造について説明する。図１は本発明に係るスタック型抵抗素子１０の構造を示す断面図であり、図２は本発明に係るスタック型抵抗素子１０の構造を示す上面図であり、図３はスタック型抵抗素子１０のスタック構造を示す模式図である。

図１および図２に示すスタック型抵抗素子１０は、半導体基板１１上に形成された保護膜１２上に、抵抗素子１３を層間絶縁膜１４を介して複数重ねたスタック構造によって形成される。

保護膜１２は、半導体基板１１を保護するために半導体基板１１上に形成される。この保護膜１２には、例えばＳｉＯ_２やＳｉＮ等が用いられる。

抵抗素子１３は、層間接続部１３Ａ〜１３Ｃと抵抗部１３Ｄ〜１３Ｆとから形成され、電気的な抵抗を有するものである。抵抗素子１３には、例えばＷ．ＷＳｉＮ，ＮｉＣｒ，ＴａＮ，ＴｉＮ，ＴｉＡｌ等の材料が用いられ、各抵抗素子１３の厚さは５００〜１００００Å程度である。また、層間接続部１３Ａ〜１３Ｃは、抵抗部１３Ｄ〜１３Ｆを接続するために形成されるものである。なお、層間接続部１３Ａ〜１３Ｃと抵抗部１３Ｄ〜１３Ｆとを同一の材料で同時に形成しても良いし、異なる材料で別々に形成しても良い。

層間絶縁膜１４は、抵抗素子１３の各層を覆い、抵抗素子１３を電気的に絶縁するために形成される絶縁膜である。層間絶縁膜１４には、例えばＳｉＮ，ＳｉＯ_２，ＳｉＯＮ，Ａｌ_２Ｏ_３等の誘電体である材料や、ポリイシド、ベンゾシクロブテン等の有機層間絶縁膜が用いられ、各層間絶縁膜１４の厚さは５００〜５００００Å程度である。層間絶縁膜１４は、それぞれの厚さが異なって形成しても良く、例えば、平坦性の確保が困難となる上層に向かうほど厚く形成しても良い。これにより、各層間接続部間の間隔は上層に向かうほど大きくなり、各層間接続部間における短絡を抑えることができるようなスタック構造を形成することができる。

なお、抵抗素子１３および層間絶縁膜１４は、堆積することができれば、上述した材料以外の材料を用いることもできる。

小空孔１５は、抵抗素子１３の層間接続部１３Ａ〜１３Ｃに形成され、２つの抵抗素子１３同士を接続するために、スルーホール１７Ａ〜１７Ｄを貫通させるために形成された空孔である。

大空孔１６は、抵抗素子１３の層間接続部１３Ａ〜１３Ｃに形成され、スルーホール１７Ａ〜１７Ｄと接続されないように形成された空孔である。

スルーホール１７Ａ〜１７Ｄは、スルーホール用孔が形成された後、スルーホール用孔の内側に埋め込み電極が形成され、１本のスルーホール当たり２つの抵抗素子１３同士だけを小空孔を介して接続するものである。スルーホール１７Ａ〜１７Ｄは、小空孔１５および大空孔１６の中心位置に形成されている。

引き出し電極１８Ａ，１８Ｂは、スタック型抵抗素子１０として他の素子等と接続されるものである。引き出し電極１８Ａは、スルーホール１７Ａを介して層間接続部１３Ａのみと接続されている。また、引き出し電極１８Ｂは、スルーホール１７Ｄを介して層間接続部１３Ｃのみと接続されている。なお、引き出し用電極１８Ａ，１８Ｂを引き出す引き出し位置は、電流経路を変えることにより、最上部以外にも、最下部や任意の抵抗素子１３にすることもできる。また、層間接続部１３Ａの引き出し位置と層間接続部１３Ｂの引き出し位置とが異なっていても良い。このように、引き出し電極１８Ａ，１８Ｂは、スタック型抵抗素子１０を用いるＩＣチップの形状等に合わせて、スタック型抵抗素子１０の任意の位置に形成することができる。

図３に示すように、スタック型抵抗素子１０の抵抗素子１３には、小空孔１５と大空孔１６との２種類の空孔が２つずつ形成されている。

この空孔の全部の数は、スタック構造は層の数によって決まる。また、スタック型抵抗素子の層の数をｎ（ｎは２以上の整数とする。）とした場合、ｎが奇数であれば、抵抗素子１３の両端の層間接続部１３Ａ〜１３Ｃに（ｎ＋１）／２つずつ分かれて空孔が形成される。また、ｎが偶数であれば、抵抗素子１３の一方の層間接続部１３Ａ〜１３Ｃにｎ／２つ、他方の層間接続部１３Ａ〜１３Ｃにｎ／２＋１つずつ分かれて空孔が形成される。

なお、層間接続部１３Ａ〜１３Ｃに形成される小空孔１５の数は、スタック構造の数に限らず１層あたり２つだけである。そして、残りの空孔は全て大空孔１６になる。また、小空孔１５となる空孔は任意の空孔であって良い。

具体的に、本実施形態におけるスタック型抵抗素子１０のスタック構造は、層の数が３つであるため、両側の層間接続部１３Ａ〜１３Ｃに、２つずつ空孔が形成されている。つまり、全部で４つの空孔が形成されている。４つの空孔うち、２つの空孔が小空孔１５であり、残りの２つの空孔が大空孔１６である。

また、本実施形態では、スタック構造は層の数が３層であるが、上述したように層の数に合わせて抵抗素子１３に形成される大空孔１６の数を増やせば、３層以上のスタック構造を有するスタック型抵抗素子を製造する場合においても、上記に述べた原理と同様に多層構造を形成することができる。

抵抗素子１３を重ねてスタック構造を形成した際に、各空孔の中心位置は同じになるように形成される。小空孔１５の直径は、その内側に形成されるスルーホール１７Ａ〜１７Ｄと接続されるため、スルーホール１７Ａ〜１７Ｄの直径とほぼ同じである。また、大空孔１６の直径は、その内側に形成されるスルーホール１７Ａ〜１７Ｄと接続されないため、スルーホール１７Ａ〜１７Ｄの直径よりも大きい。小空孔１５の直径は、大空孔１６の直径のおおよそ１／２以下になるのが好ましい。具体的に言えば、小空孔１５の直径は１〜１０μｍ程度であり、大空孔１６の直径は２〜２０μｍである。なお、小空孔１５を介してスルーホール１７Ａ〜１７Ｄと層間接続部１３Ａ〜１３Ｃとが接触抵抗の低い状態で接続され、かつスルーホール１７Ａ〜１７Ｄと層間接続部１３Ａ〜１３Ｃとが接触しなければ、小空孔１５の直径と大空孔１６の直径との比率は、これに限定されない。

スルーホール１７Ａ〜１７Ｄは、その直径が小空孔１５の直径よりも１０％以上大きく、大空孔１６の直径よりも小さくなるように形成される。また、スルーホール用孔の内側には埋め込み電極を埋め込むが、小空孔１５との接触抵抗を十分に低くすることができれば、スルーホール用孔の内側に金属を埋め込む方法と、スルーホール用孔の内側を金属で覆う方法のどちらを用いても形成しても良い。なお、本実施形態におけるスタック型抵抗素子１０のスルーホール１７Ａ〜１７Ｄは円柱形状であるが、電界集中による局部的な絶縁破壊が生じないような形状であれば如何なる形状であっても良い。

スタック型抵抗素子１０は、４つのスルーホール１７Ａ〜１７Ｄを有しているが、まず、スルーホール１７Ａは、小空孔１５を介して、引き出し電極１８Ａと層間接続部１３Ａとを接続している。スルーホール１７Ｂは、小空孔１５を介して、２層のスルーホール接続部１３Ｂとスルーホール接続部１３Ｃとを接続している。スルーホール１７Ｃは、小空孔１５を介して、２層のスルーホール接続部１３Ａとスルーホール接続部１３Ｂとを接続している。スルーホール１７Ｄは、小空孔１５を介して、スルーホール接続部１３Ｃと引き出し電極１８Ａとを接続する。このように、スルーホール１７Ｂ，１７Ｃは、小空孔１５を通じて、任意の２層のスルーホール接続部を接続している。

まず、引き出し電極１８Ａから入力した電流は、矢印Ａで示すようにスルーホール１７Ａ、スタック構造の１層目の層間接続部１３Ａを介し、抵抗部１３Ｄに入る。次に、抵抗部１３Ｄに入力した電流は、矢印Ｂで示すように層間接続部１３Ａ、スルーホール１７Ｃ、層間接続部１３Ｂを介して、抵抗部１３Ｅに入る。次に、抵抗部１３Ｅに入力した電流は、矢印Ｃで示すように層間接続部１３Ｂ、スルーホール１７Ｂ、層間接続部１３Ｃを介して、抵抗部１３Ｆに入る。次に、抵抗部１３Ｆに入力した電流は、矢印Ｄで示すように層間接続部１３Ｃ、スルーホール１７Ｄを介して、引き出し電極１８Ｂから出力される。

このように、本実施形態におけるスタック型抵抗素子１０は、抵抗素子１３を３つ縦に重ね、抵抗素子１３同士が直列に接続されるように形成された３層のスタック構造である。このため、スタック型抵抗素子１０を半導体基板１１上に配置する際に、スタック型抵抗素子１０の占有面積を大きくすることなく、スタック型抵抗素子１０の抵抗値を大きくすることができる。よって、配置面積あたりの抵抗密度を飛躍的に高めることができる。なお、抵抗素子１３同士を直列に接続する順番は、抵抗素子１３同士が直列に接続されれば、上述した順番に限定されない。

（第１実施形態に係るスタック型抵抗素子１０の製造方法）
次に、図４を参照して、本発明の第１実施形態に係るスタック型抵抗素子１０の製造方法について説明する。図４は、本発明の第１実施形態に係るスタック型抵抗素子１０を製造する各工程におけるスタック型抵抗素子１０の構造を示す断面図である。

図４（ａ）〜図４（ｄ）は、第１の工程から第４の工程までの各工程を行った後のスタック型抵抗素子１０の構造を示す断面図である。図４（ｅ）は、第３および第４の工程の各工程を再度行った後のスタック型抵抗素子１０の構造を示す断面図である。図４（ｆ）は、第５の工程を行った後のスタック型抵抗素子１０の構造を示す断面図である。

なお、これから説明する各実施形態に係るスタック型抵抗素子１０を形成するための必要なマスクの数は、抵抗素子１３を形成するための抵抗素子形成用マスクが３パターン、スルーホール形成用マスクが１パターン、および引き出し用電極形成用マスクが１パターンの合計５パターンである。

まず、図４（ａ）に示すように、第１の工程として、半導体基板１１上に形成された保護膜１２上に、第１の抵抗素子１３を、１つ目の抵抗素子形成用マスクを用いて、金属蒸着法、スパッタリング法もしくは電界めっき法で形成する。抵抗素子１３の層間接続部１３Ａと抵抗部１３Ｄとを同じマスク、材料で同時に形成し、上述したように抵抗素子１３に図中左から順番に小空孔１５、大空孔１６、小空孔１５、大空孔１６を形成する。

次に、図４（ｂ）に示すように、第２の工程として、抵抗素子１３上に第１の層間絶縁膜１４を化学気相堆積法やスパッタリング法、スピンコート法により堆積する。

次に、図４（c）に示すように、第３の工程として、層間絶縁膜１４上に第２の抵抗素子１３を、２つ目の抵抗素子形成用マスクを用いて、金属蒸着法、スパッタリング法もしくは電界めっき法で形成する。第１の抵抗素子１３を形成したときと同様に、層間接続部１３Ｂと抵抗部１３Ｅとを同じマスク、材料で同時に形成し、抵抗素子１３に図中左から順番に大空孔１６、小空孔１５、小空孔１５、大空孔１６を形成する。

次に、図４（ｄ）に示すように、第４の工程として、抵抗素子１３上に第２の層間絶縁膜となる層間絶縁膜１４を化学気相堆積法やスパッタリング法、スピンコート法により堆積する。

さらに、図４（ｅ）に示すように、図４（ａ）〜図４（ｄ）に示した第１〜第４の工程と同様に、所望の層間絶縁膜数を得るまで上述した工程を繰り返すことによりスタック構造を形成する。なお、本実施形態では、２つ目の抵抗素子形成用マスクを用いて、第３および第４の工程をもう１回行い、抵抗素子１３を合計３層のスタック構造で形成する場合について説明する。

また、所望のスタック構造を形成した後、図４（ｆ）に示すように、スタック型ＭＩＭ構造の最表面に保護膜１２を形成する。保護膜１２は、上述したように例えばＳｉＯ_２やＳｉＮを用いて形成される。さらに、保護膜１２の上に、層間絶縁膜１９を形成する。続いて、第５の工程として、スタック構造の層間絶縁膜１４を貫通するスルーホール１７Ａ〜１７Ｄのスルーホール用孔を、スルーホール形成用マスクを用い、ドライエッチングによって形成する。スルーホール１７Ａ〜１７Ｄの直径は、上述したよう小空孔１５の直径よりも大きく、大空孔１６の直径よりも小さくになるように形成する。スタック構造の最表面から最下層部まで貫通するスルーホール１７Ａ〜１７Ｄを形成するため、オーバーエッチングによってエッチング量が膜厚から想定される量の１００％以上になるように形成する。このオーバーエッチングを施すことによるサイドエッチ効果により、スルーホール１７Ａ〜１７Ｄの直径は、小空孔１５の直径よりも大きくなる。但し、スルーホール１７Ａ〜１７Ｄの直径は、大空孔１６よりも小さくなるようにエッチング量を設定する。

スルーホール用孔を形成した後、スルーホール用孔の内側に電界めっき法等により埋め込み電極を形成して、スルーホール１７Ａ〜１７Ｄを形成する。このとき、スルーホール１７Ａ〜１７Ｄの直径は、サイドエッチ効果により小空孔１５よりも大きく、大空孔１６よりも小さく形成されているため、小空孔１５を介してスルーホール１７Ａ〜１７Ｄと抵抗素子１３とが良好に接触する。最後に、スタック構造の最上部に引き出し用電極１８Ａ，１８Ｂを、引き出し用電極形成用マスクを用いて形成することで、スタック型抵抗素子１０が完成する。

このように、本実施形態に係るスタック型抵抗素子１０の製造方法では、抵抗素子１３をスタック構造で堆積させ、抵抗体１３同士が直列に接続されるように形成することができる。このため、スタック型抵抗素子１０の単位面積あたりの抵抗密度を飛躍的に向上させることができる。また、高抵抗でありながら、スタック型抵抗素子１０の面積をより小さくすることができる。

（第２実施形態に係るスタック型抵抗素子２０の製造方法）
次に、図５を参照して、本発明の第２実施形態に係るスタック型抵抗素子２０の製造方法について説明する。図５は、本発明の第２実施形態に係るスタック型抵抗素子２０の製造方法を示す模式図である。

図５（ａ）は、第１の工程を行った後のスタック型抵抗素子２０の構造を示す断面図である。図５（ｂ）は、第２の工程を行った後のスタック型抵抗素子２０の構造を示す断面図である。図５（ｃ）は、第３の工程の後でスルーホールを逐次形成した後のスタック型抵抗素子２０の構造を示す断面図である。図５（ｄ）は、第４の工程を行った後のスタック型抵抗素子２０の構造を示す断面図である。図５（ｅ）は、第３および第４の工程の各工程をスルーホールを逐次形成しながら再度行った後のスタック型抵抗素子２０の構造を示す断面図である。図５（ｆ）は、第１の工程から第４の工程までの各工程をスルーホールを逐次形成しながら繰り返し行った後に引き出し用電極１８Ａ，１８Ｂを形成した後のスタック型抵抗素子２０の構造を示す断面図である。

図５（ａ）〜図５（ｆ）に示す第２実施形態に係るスタック型抵抗素子２０の製造方法の基本的な工程は、図４（ａ）〜図４（ｆ）に示した第１実施形態に係るスタック型抵抗素子１０の製造方法の各工程と同様であるが、図５（ｃ）および図５（ｅ）に示すように、抵抗素子１３を形成した後にスルーホール１７Ａ〜１７Ｄを逐次形成する点が異なっている。

まず、図５（ａ）に示すように、第１の工程と同様に、半導体基板１１上に形成された保護膜１２上に、第１の抵抗素子１３を、１つ目の抵抗素子形成用マスクを用いて形成する。

次に、図５（ｂ）に示すように、第２の工程と同様に、抵抗素子１３上に第１の層間絶縁膜１４を堆積する。

次に、図５（ｃ）に示すように、第３の工程と同様に、層間絶縁膜１４上に第２の抵抗素子１３を、２つ目の抵抗素子形成用マスクを用いて形成する。また同時に、スルーホール形成用マスクを用いて、抵抗素子１３同士が直列に接続されるようにスルーホール１７Ａ〜１７Ｄを逐次形成していく。

次に、図５（ｄ）に示すように、第４の工程と同様に、抵抗素子１３上に第２の層間絶縁膜１４を堆積する。

さらに、図５（ｅ）に示すように、図５（ａ）〜図５（ｄ）に示した第１〜第４の工程と同様に、所望の層間絶縁膜数を得るまで上述した工程を繰り返すと共に、スルーホール１７Ａ〜１７Ｄを逐次形成しながらスタック構造を形成する。

所望のスタック構造を形成した後、図５（ｇ）に示すように、スタック構造の最表面に保護膜１２を形成する。最後に、スタック構造の最上部に引き出し用電極１８Ａ，１８Ｂを、引き出し用電極形成用マスクを用いて形成することで、スタック型抵抗素子２０が完成する。

続いて、図５（ｇ）に示すように、スタック型ＭＩＭキャパシタスタック型抵抗素子構造の保護膜１２および層間絶縁膜１９を貫通するスルーホール１７Ａ〜１７Ｄを、スルーホール形成用マスクを用いて逐次形成する。

この方法では、図４に示した第１実施形態に係るスタック型抵抗素子１０の製造方法において、スタック構造を形成した後に、一括して各抵抗素子１３を接続するスルーホール１７Ａ〜１７Ｄを形成するよりも工程数は増加する。但し、小空孔１５を介して、各抵抗素子１３とスルーホール１７Ａ〜１７Ｄとを確実に接続することができる。

また、タングステンまたはタングステン合金等以外の低抵抗ではない材料として、モリブデンやモリブデン合金等の耐熱性材料を用いたり、チタンやクロム等の金属を用いたりすることができる。

（第３実施形態に係るスタック型抵抗素子３０の製造方法）
次に、図６を参照して、本発明の第３実施形態に係るスタック型抵抗素子３０の製造方法について説明する。図６は、本発明の第３実施形態に係るスタック型抵抗素子３０の製造方法を示す模式図である。

図６（ａ）は、小空孔１５を形成せずにスタック構造を形成した後に保護膜１２を形成した後のスタック型抵抗素子１０の構造を示す断面図である。図６（ｂ）〜図６（ｄ）は、保護膜１２を形成した後にスルーホール１７Ａ〜１７Ｄを形成した後のスタック型抵抗素子１０の構造を示す断面図である。

図６（ａ）〜図６（ｄ）に示す第３実施形態に係るスタック型抵抗素子３０の製造方法の基本的な工程は、図４（ａ）〜図４（ｆ）に示した第１実施形態に係るスタック型抵抗素子１０の製造方法の工程と同様であるが、図６（ａ）に示した第３実施形態に係るスタック型抵抗素子３０は、図４（ｅ）に示した第１実施形態に係るスタック型抵抗素子１０のように、抵抗素子１３に小空孔１５を形成せずに大空孔１６のみを形成してスタック構造を形成する点が異なっている。

まず、図６（ａ）に示すように、例えばタングステンやタングステン合金、モリブステン、モリブステン合金等のドライエッチングが可能な材料を用いて抵抗素子１３を形成する際、小空孔１５を形成せずに大空孔１６のみを形成したスタック構造を形成しておく。また、スタック構造の表面には、保護膜１２を形成する。

次に、図６（ｂ）および図６（ｃ）に示すように、スルーホール１７Ａ〜１７Ｄの形成時に施されるドライエッチングにより、小空孔１５が形成されて抵抗素子１３同士が直列に接続される予定だった位置をエッチングしてスルーホール用孔を形成する。

最後に、図６（ｄ）に示すように、スルーホール用孔の内部に埋め込み電極を形成すれば、ドライエッチング時に同時形成された小空孔１５を介して、抵抗素子１３とスルーホール１７Ａ〜１７Ｄとが接続される。

この製造方法では、抵抗素子１３とスルーホール１７Ａ〜１７Ｄとを接続する際の歩留まりを、上述した各実施形態に係るスタック型抵抗素子１０，２０の製造方法よりも高めることができる。同時に、抵抗素子１３の材料にタングステン合金やモリブステン合金を用いてドライエッチングを行えば、抵抗素子１３を形成する際の手間を少なくし、製造効率を飛躍的に向上させることができる。

（変形例）
上述した本実施形態に係るスタック型抵抗素子１０は、スタック構造の１層あたり１つずつ直方体形状の抵抗部１３Ｄ〜１３Ｆが形成された抵抗素子１３を複数堆積して形成されるものであったが、各層に形成される抵抗素子の数や形状はこれに限定されない。図７は変形例に係るスタック型抵抗素子４０のスタック構造を示す模式図であり、図８は変形例に係るスタック型抵抗素子５０のスタック構造を示す模式図である。

図７に示すように、スタック型抵抗素子４０は、３つの抵抗部１３Ｄ〜１３Ｆの代わりに、６つの抵抗部１３Ｇ〜１３Ｌが形成されている。このように、スタック構造の各層あたり２つずつ抵抗素子１３を形成することもできる。また、抵抗部１３Ｇ〜１３Ｌを、直方体形状ではなく、蛇行形状で形成することもできる。これにより、スタック型抵抗素子１０の抵抗密度をより高めることもできる。

また、各層間絶縁膜１４の堆積層数も任意である。例えば、図８に示すように、スタック型抵抗素子５０は、層間絶縁膜１４が１層ずつ堆積されているのではなく、２層ずつ堆積されている。特に、半導体基板１１上にスタック型抵抗素子とスタック型キャパシタ等の他の素子とを同時集積する場合には、層間絶縁膜１４を複数層ずつ堆積することによって、抵抗素子１３同士の絶縁性を非常に高めることができる。

また、スタック型抵抗素子１０を、スタック型キャパシタと同時に半導体基板１１上に集積する際には、抵抗素子１３がスタック型キャパシタの電極を兼ね、層間絶縁膜１４がスタック型キャパシタの誘電体膜を兼ねるように、抵抗素子１３および層間絶縁膜１４を形成しても良い。これにより、ＩＣチップの高密度化を図ることができる。また、これと同時に、ＩＣチップに抵抗素子とキャパシタとを集積し易くなることから、ＩＣチップの製造工程数やコストを大幅に削減することができる。
（まとめ）
本実施形態におけるスタック型抵抗素子１０およびスタック型抵抗素子１０の製造方法では、複数の抵抗素子１３をスタック構造で形成する。このため、スタック型抵抗素子１０の単位面積あたりの抵抗密度を飛躍的に向上させることができる。また、高抵抗でありながら、スタック型抵抗素子１０の面積をより小さくすることができる。

本発明は、特に様々な電子機器の内部に搭載されるＩＣチップに小型かつ高抵抗なスタック型抵抗素子として集積することができる。また、そのスタック型抵抗素子が集積されたＩＣチップを製造する際に用いることができる。

１０，２０，３０スタック型抵抗素子
１１半導体基板
１２保護膜
１３抵抗素子
１４層間絶縁膜
１５小空孔
１６大空孔
１７Ａ〜１７Ｄスルーホール
１８Ａ，１８Ｂ引き出し用電極

Claims

抵抗部の両端に層間接続部が形成された抵抗素子が、層間絶縁膜を介して複数積層され、
それぞれの前記層間接続部に１つの小空孔が形成され、前記層間接続部の少なくとも一方に大空孔が形成され、前記抵抗素子の前記大空孔および前記小空孔の中心位置を同じとし、
径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であり、スルーホール用孔の内側に埋め込み電極が形成されたスルーホールが、前記大空孔および前記小空孔の中心位置に形成され、前記スルーホールの前記埋め込み電極を介して前記抵抗素子同士が直列に接続されることを特徴とするスタック型抵抗素子。
前記抵抗素子は、当該抵抗素子が積層される数ｎ（ｎは２以上の整数とする。）が奇数である場合に両端の前記大空孔と前記小空孔とを合わせた空孔数が（ｎ＋１）／２つとなり、ｎが偶数である場合に一端の前記空孔数がｎ／２つ、他端の前記空孔数がｎ／２＋１つとなるように形成されることを特徴とする請求項１記載のスタック型抵抗素子。
前記層間絶縁膜は、複数層ずつ積層されることを特徴とする請求項１または２記載のスタック型抵抗素子。
前記層間絶縁膜は、上層に向かうに従って層の厚さが大きくなるように形成されることを特徴とする請求項１〜３のいずれか１項に記載のスタック型抵抗素子。
前記抵抗素子は、タングステン、タングステン合金、モリブステンまたはモリブステン合金を用いて形成されることを特徴とする請求項１〜４のいずれか１項に記載のスタック型抵抗素子。
前記スルーホールの最上部もしくは最下部、または任意の前記抵抗素子の位置で接続される引き出し用電極が形成されることを特徴とする請求項１〜５のいずれか１項に記載のスタック型抵抗素子。
抵抗部の両端に層間接続部が形成され、それぞれの前記層間接続部に１つの小空孔が形成され、前記層間接続部の少なくとも一方に大空孔が形成され、前記大空孔および前記小空孔の中心位置を同じとする抵抗素子を、前記層間絶縁膜を介して複数積層する工程と、
径が前記大空孔の径よりも小さくかつ前記小空孔の径以上であるスルーホール用孔を、前記大空孔および前記小空孔の中心位置に形成する工程と、
前記スルーホール用孔の内側に埋め込み電極を形成し、前記埋め込み電極を介して前記抵抗素子同士を直列に接続する工程と、
を含むことを特徴とするスタック型抵抗素子の製造方法。
抵抗部の両端に層間接続部が形成され、それぞれの前記層間接続部に１つの小空孔が形成され、前記層間接続部の少なくとも一方に大空孔が形成される抵抗素子を積層する工程と、
前記抵抗素子の上に層間絶縁膜を積層したのち、径が前記大空孔の径よりも小さいスルーホール用孔を、前記大空孔、および前記小空孔が形成される予定の部分の中心位置に形成する工程と、
前記スルーホール用孔の内側に埋め込み電極を形成し、前記埋め込み電極を介して前記抵抗素子同士を接続する工程と、
前記層間絶縁膜上に前記抵抗素子を、前記大空孔、および前記小空孔が形成される予定の部分の中心位置を同じとし、前記層間絶縁膜を介して積層する工程と、
を含むことを特徴とするスタック型抵抗素子の製造方法。
抵抗部の両端に層間接続部が形成され、前記層間接続部の少なくとも一方に大空孔が形成され、前記大空孔、および小空孔が形成される予定の部分の中心位置を同じとする抵抗素子を、層間絶縁膜を介して複数積層する工程と、
径が前記大空孔の径よりも小さいスルーホール用孔を、前記大空孔、および前記小空孔が形成される予定の部分の中心位置に形成する工程と、
前記スルーホール用孔の内側に埋め込み電極を形成し、前記埋め込み電極を介して前記抵抗素子同士を直列に接続する工程と、
を含むことを特徴とするスタック型抵抗素子の製造方法。
前記抵抗素子は、当該抵抗素子が積層される数ｎ（ｎは２以上の整数とする。）が奇数である場合に両端の前記大空孔と前記小空孔とを合わせた空孔数が（ｎ＋１）／２つとなり、ｎが偶数である場合に一端の前記空孔数がｎ／２つ、他端の前記空孔数がｎ／２＋１つとなるように形成されることを特徴とする請求項７〜９のいずれか１項に記載のスタック型抵抗素子の製造方法。