CN111033780B - 电容器及其制作方法 - Google Patents

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Abstract

本申请实施例提供了一种电容器及其制作方法，该电容器包括：半导体衬底(101)，包括相对设置的上表面和下表面；至少一第一沟槽(108)，设置于半导体衬底(101)，并自该上表面向下形成；至少一第二沟槽(109)，设置于半导体衬底(101)且对应于该第一沟槽(108)，并自该下表面向上形成；第一导电层(103)，设置在半导体衬底(101)上方和该第一沟槽(108)内；第一绝缘层(102)，设置于半导体衬底(101)与该第一导电层(103)之间；第二导电层(105)，设置在半导体衬底(101)上方和该第一沟槽(108)内，且该第二导电层(105)与半导体衬底(101)电连接；第二绝缘层(104)，设置于该第二导电层(105)与该第一导电层(103)之间；第三导电层(107)，设置在半导体衬底(101)下方和该第二沟槽(109)内；第三绝缘层(106)，设置于该第三导电层(107)与半导体衬底(101)之间，该第三导电层(107)与该第一导电层(103)电连接。

Description

电容器及其制作方法
技术领域
本申请涉及电容器领域，并且更具体地，涉及电容器及其制作方法。
背景技术
电容器在电路中可以起到旁路、滤波、去耦等作用，是保证电路正常运转的不可或缺的一部分。硅电容器是一种利用半导体加工技术在硅晶圆上制造的电容器。与传统的平面硅电容器相比，三维(3 Dimensions，3D)硅电容器通过在衬底上加工出深孔、沟槽等3D结构来增大表面积，其容值密度可以达到平板硅电容器的20倍以上。现阶段的3D硅电容器，借鉴动态随机存储器(dynamic random access memory，DRAM)制造中的一些多层嵌套的概念，在3D结构表面交替沉积导体和绝缘体材料，以此制作多个电容纵向堆叠的结构，再在硅衬底正面用不同的连接方式将所有电容并联，最后形成一个大容值的电容器。然而，通过上述方式制作的3D硅电容器需要在晶圆正面进行多次光刻步骤(包括曝光、显影、刻蚀)，不仅需要较高的图形对准精度，而且先制作的材料薄膜由于在后续的光刻工艺中，会暴露在具有腐蚀性的气体、溶液中，容易被破坏，从而导致可靠性、电容短路等问题。
发明内容
本申请提供一种电容器及其制作方法，通过正反两面加工，将光刻步骤分散在半导体衬底(硅晶圆)两面，减小了多重光刻的对准难度，同时，利用半导体衬底背面制作电容结构，可以进一步增大容值密度。
第一方面，提供了一种电容器，所述电容器包括：
半导体衬底(101)，包括相对设置的上表面和下表面；
至少一第一沟槽(108)，设置于该半导体衬底(101)，并自该上表面向下形成；
至少一第二沟槽(109)，设置于该半导体衬底(101)且对应于该第一沟槽(108)，并自该下表面向上形成；
第一导电层(103)，设置在该半导体衬底(101)上方和该第一沟槽(108)内；
第一绝缘层(102)，设置于该半导体衬底(101)与该第一导电层(103)之间，以将该第一导电层(103)与该半导体衬底(101)隔离；
第二导电层(105)，设置在该半导体衬底(101)上方和该第一沟槽(108)内，且该第二导电层(105)与该半导体衬底(101)电连接；
第二绝缘层(104)，设置于该第二导电层(105)与该第一导电层(103)之间，以将该第二导电层(105)与该第一导电层(103)隔离；
第三导电层(107)，设置在该半导体衬底(101)下方和该第二沟槽(109)内；
第三绝缘层(106)，设置于该第三导电层(107)与该半导体衬底(101)之间，以将该第三导电层(109)与该半导体衬底(101)隔离，该第三导电层(107)与该第一导电层(103)电连接。
因此，本申请实施例提供的电容器为晶圆级3D硅电容器，具有小尺寸、高容量的特点，通过正反两面加工，将光刻步骤分散在半导体衬底(硅晶圆)两面，减小了多重光刻的对准难度，同时，利用半导体衬底背面制作电容结构，可以进一步增大容值密度。
本申请实施例所述的电容器具有优异的性能和稳定性，且电容密度高。同时，本申请实施例所述的电容器在电路中可以起到旁路、滤波、去耦等作用。
可选地，该半导体衬底以n型或p型重掺杂的低电阻率硅晶圆为最佳。也可以选用高电阻率晶圆，但在制作好该第一沟槽之后，需要对半导体衬底上表面(正面)以及该第一沟槽表面掺杂，形成重掺杂的低电阻率导电层。
在一些可能的实现方式中，该半导体衬底(101)中设置有至少一个第三沟槽(110)，该第三沟槽(110)自该半导体衬底(101)的下表面向上形成，该第三沟槽(110)的深度小于该半导体衬底(101)的厚度，在该至少一个第三沟槽(110)内依次设置有该第三绝缘层(106)和该第三导电层(107)。
在一些可能的实现方式中，该第三沟槽(110)在该半导体衬底(101)中与该半导体衬底(101)表面平行的任意横截面与该第二沟槽(109)相同。
在一些可能的实现方式中，该第二导电层(105)在位于相邻设置的两个该第一沟槽(108)之间形成向下凹陷，以阻断该第二绝缘层(104)并与该半导体衬底(101)电连接；或者该第二导电层(105)在位于相邻设置的两个该第一沟槽(108)之间平坦设置，通过该第二绝缘层(104)与该半导体衬底(101)相隔离。
在一些可能的实现方式中，该第一沟槽(108)在该半导体衬底(101)中与该半导体衬底(101)表面平行的任意横截面上的宽度大于该第二沟槽(109)的宽度。
在一些可能的实现方式中，该第一沟槽(108)与该第二沟槽(109)对齐。
在一些可能的实现方式中，该第一沟槽(108)的深度大于该第二沟槽(109)的深度。
在一些可能的实现方式中，该第一沟槽(108)的深度等于该半导体衬底(101)的厚度，该第二沟槽(109)的深度等于0。
在一些可能的实现方式中，该第一绝缘层(102)在该半导体衬底(101)上的投影面积与该第一导电层(103)相同，该第一绝缘层(102)在该半导体衬底(101)上的投影面积小于该第二绝缘层(104)，该第二绝缘层(104)在该半导体衬底(101)上的投影面积小于该第二导电层(105)。
在一些可能的实现方式中，该第三绝缘层(106)在该半导体衬底(101)上的投影面积大于该第三导电层(107)。
在一些可能的实现方式中，该第一绝缘层(102)、该第二绝缘层(104)和该第三绝缘层(106)中的至少一种包括以下至少一层：
硅的氧化物层、硅的氮化物层、金属的氧化物层和金属的氮化物层。
可选地，该第一绝缘层(102)、该第二绝缘层(104)和该第三绝缘层(106)中的至少一种包括以下至少一层：二氧化硅层、氧化铝层、氧化锆层、氧化铪层、锆钛酸铅(PbZrxTi1- xO3，PZT)层和钛酸铜钙(CaCu3Ti4O12，CCTO)层。
例如，该第一绝缘层(102)、该第二绝缘层(104)和该第三绝缘层(106)中的至少一种可以是二氧化硅/氧化铝/二氧化硅(SiO2/Al2O3/SiO2)这种含有高介电常数的材料的叠层。
应理解，该第一绝缘层(102)、该第二绝缘层(104)和该第三绝缘层(106)中的至少一种可以是由高介电常数(relative permittivity或dielectric constant)的材料键合(bonding)而成。
因此，本申请实施例所述的第一绝缘层、第二绝缘层和第三绝缘层可以是键合高介电常数的材料，从而，使本申请实施例所述的电容器具有更大的电容密度。
在一些可能的实现方式中，该第一导电层(103)、该第二导电层(105)和该第三导电层(107)中的至少一种包括以下至少一层：重掺杂多晶硅层、碳基材料层、金属层和氮化钛层。
在一些可能的实现方式中，该第二导电层(105)为该电容器的一个电极，该第三导电层(107)为该电容器的另一个电极。
第二方面，提供了一种电容器的制作方法，包括：
对半导体衬底进行刻蚀处理，以在该半导体衬底中形成至少一个第一沟槽，该第一沟槽自该半导体衬底的上表面向下形成，且该第一沟槽的深度小于该半导体衬底的厚度；
在该半导体衬底上表面和该至少一个第一沟槽内表面沉积第一绝缘层；
在该第一绝缘层上表面和内表面沉积第一导电层；
对该第一绝缘层和该第一导电层进行光刻处理，以露出该半导体衬底的上表面；
在该第一导电层上表面和内表面，以及该半导体衬底的上表面沉积第二绝缘层；
对该第二绝缘层进行光刻处理，以露出该半导体衬底的上表面，该第二绝缘层覆盖该第一绝缘层和该第一导电层；
在该第二绝缘层上表面和内表面，以及该半导体衬底的上表面沉积第二导电层；
对半导体衬底进行刻蚀处理，以在该半导体衬底中形成与该至少一个第一沟槽一一对应的至少一个第二沟槽，该第二沟槽自该半导体衬底的下表面向上贯穿该第一绝缘层，以露出该第一导电层，或者，该第二沟槽自该半导体衬底的下表面向上延伸至该第一绝缘层；
在该半导体衬底下表面和该至少一个第二沟槽内表面沉积第三绝缘层；
若该第二沟槽贯穿该第一绝缘层，去除该至少一个第二沟槽底部沉积的该第三绝缘层，以露出该第一导电层，或者，
若该第二沟槽延伸至该第一绝缘层，去除该至少一个第二沟槽底部沉积的该第三绝缘层，以及去除该至少一个第一沟槽底部沉积的该第一绝缘层，以露出该第一导电层；
在该第三绝缘层下表面和内表面沉积第三导电层。
因此，本申请实施例中，通过合理设计图形，在后续的光刻过程中将先制作好的材料薄膜覆盖保护起来，降低了刻蚀难度，提高了工艺可靠性。
在一些可能的实现方式中，在对该半导体衬底进行刻蚀处理之前，该方法还包括：
对该半导体衬底下表面进行减薄处理。
在一些可能的实现方式中，该方法还包括：
对该半导体衬底进行刻蚀处理，以在该半导体衬底中形成至少一个第三沟槽，该第三沟槽自该半导体衬底的下表面向上，该第三沟槽的深度小于该半导体衬底的厚度；
在该至少一个第三沟槽内表面沉积该第三绝缘层，以及在该第三绝缘层的内表面沉积该第三导电层。
在一些可能的实现方式中，该第三沟槽在该半导体衬底中与该半导体衬底表面平行的任意横截面与该第二沟槽相同。
在一些可能的实现方式中，该方法还包括：
对该第三导电层进行光刻处理，以露出该半导体衬底的下表面。
在一些可能的实现方式中，在该半导体衬底的上表面，相邻设置的两个该第一沟槽之间该第二导电层与该半导体衬底电连接。
在一些可能的实现方式中，该第一沟槽在该半导体衬底中与该半导体衬底表面平行的任意横截面上的宽度大于该第二沟槽的宽度。
在一些可能的实现方式中，该第一沟槽与该第二沟槽对齐。
在一些可能的实现方式中，该第一沟槽的深度大于该第二沟槽的深度。
在一些可能的实现方式中，该对半导体衬底进行刻蚀处理，包括：
利用深反应离子刻蚀(Deep Reactive Ion Etch，DRIE)对该半导体衬底进行刻蚀处理。
第二方面，提供了一种电容器的制作方法，包括：
对半导体衬底进行刻蚀处理，以在该半导体衬底中形成至少一个第一沟槽，该第一沟槽自该半导体衬底的上表面向下，且该第一沟槽的深度小于或者等于该半导体衬底的厚度；
在该半导体衬底上表面和该至少一个第一沟槽内表面沉积第一绝缘层；
在该第一绝缘层上表面和内表面沉积第一导电层；
对该第一绝缘层和该第一导电层进行光刻处理，以露出该半导体衬底的上表面；
在该第一导电层上表面和内表面，以及该半导体衬底的上表面沉积第二绝缘层；
对该第二绝缘层进行光刻处理，以露出该半导体衬底的上表面，该第二绝缘层覆盖该第一绝缘层和该第一导电层；
在该第二绝缘层上表面和内表面，以及该半导体衬底的上表面沉积第二导电层；
在该半导体衬底下表面沉积第三绝缘层；
去除该至少一个第一沟槽下的该第三绝缘层，以露出该第一导电层；
在该第三绝缘层下表面和内表面沉积第三导电层。
因此，本申请实施例中，通过合理设计图形，在后续的光刻过程中将先制作好的材料薄膜覆盖保护起来，降低了刻蚀难度，提高了工艺可靠性。
在一些可能的实现方式中，在该第一沟槽的深度小于该半导体衬底的厚度时，该方法还包括：
在该半导体衬底下表面沉积该第三绝缘层之前，对该半导体衬底下表面进行减薄处理。
在一些可能的实现方式中，该方法还包括：
对该第三导电层进行光刻处理，以露出该半导体衬底的下表面。
在一些可能的实现方式中，在该半导体衬底的上表面，相邻设置的两个该第一沟槽之间该第二导电层与该半导体衬底电连接。
在一些可能的实现方式中，该对半导体衬底进行刻蚀处理，包括：
利用DRIE对该半导体衬底进行刻蚀处理。
因此，本申请实施例的电容器及其制造方法，半导体衬底中设置有至少一个第一沟槽，以及与至少一个第一沟槽一一对应的至少一个第二沟槽，在半导体衬底上方和至少一个第一沟槽内设置有第一导电层和第二导电层，第一导电层与半导体衬底之间设置有第一绝缘层，第一导电层与第二导电层之间设置有第二绝缘层，第二导电层与半导体衬底电连接；在半导体衬底下方和至少一个第二沟槽内设置有第三导电层，第三导电层与半导体衬底之间设置有第三绝缘层，第三导电层与第一导电层电连接。因此，通过正反两面加工，将光刻步骤分散在半导体衬底两面，减小了多重光刻的对准难度，进一步的，利用半导体衬底背面制作电容结构，可以进一步增大容值密度。
附图说明
图1是根据本申请实施例的一种电容器的示意性结构图。
图2是根据本申请实施例的又一种电容器的示意性结构图。
图3是根据本申请实施例的又一种电容器的示意性结构图。
图4是根据本申请实施例的再一种电容器的示意性结构图。
图5是根据本申请实施例的一种电容器的制作方法的示意性流程图。
图6a至图6x是本申请实施例的电容器的制作方法的示意图。
图7是根据本申请实施例的再一种电容器的示意性结构图。
图8是根据本申请实施例的再一种电容器的示意性结构图。
图9是根据本申请实施例的另一种电容器的制作方法的示意性流程图。
具体实施方式
下面将结合附图，对本申请实施例中的技术方案进行描述。
应理解，本申请实施例的电容器在电路中可以起到旁路、滤波、去耦等作用。
本申请实施例所述的电容器可以是3D硅电容器，3D硅电容器是一种基于半导体晶圆加工技术的新型电容器。与传统的MLCC(多层陶瓷电容)相比，3D硅电容器具有小尺寸、高精度、高稳定性、长寿命等优点。其基本的加工流程需要先在晶圆或衬底上加工出高深宽比的深孔、沟槽、柱状、墙状等3D结构，接着在3D结构表面沉积绝缘薄膜和低电阻率导电材料依次制作电容的下电极、电介质层和上电极。
现阶段的3D硅电容器，借鉴DRAM制造中的一些多层嵌套的概念，在3D结构表面交替沉积导体和绝缘体材料，以此制作多个电容纵向堆叠的结构，再在硅衬底正面用不同的连接方式将所有电容并联，最后形成一个大容值的电容器。然而，通过上述方式制作的3D硅电容器需要在晶圆正面进行多次光刻步骤(包括曝光、显影、刻蚀)，不仅需要较高的图形对准精度，而且先制作的材料薄膜由于在后续的光刻工艺中，会暴露在具有腐蚀性的气体、溶液中，容易被破坏，从而导致可靠性、电容短路等问题。在此背景下，本申请提出了一种新型的双面、多层3D电容器的结构和制作方法，避免了上述缺点。
具体地，在晶圆正面的深孔或沟槽中制作导电衬底-绝缘层-导电层-绝缘层-导电层的叠层电容结构。再通过晶圆背面挖孔(或槽)的方式将中间的导电层引出。
以下，结合图1至图4，详细介绍本申请实施例的电容器。应理解，图1至图4中的电容器仅仅只是示例，电容器所包括的第一沟槽、第二沟槽，以及第三沟槽的数量并不局限于图1至图4中的电容器所示，可以根据实际需要确定。同时，在图1至图4的实施例中，沟槽的延伸方向是以垂直于半导体衬底(晶圆)的方向作为示例进行说明，在本申请实施例中，沟槽的延伸方向还可以是一些其他的方向，例如，满足与垂直于半导体衬底(晶圆)的方向的夹角小于预设值的所有方向。
需要说明的是，为便于理解，在以下示出的实施例中，对于不同实施例中示出的结构中，相同的结构采用相同的附图标记，并且为了简洁，省略对相同结构的详细说明。
图1是本申请一个实施例的电容器100的一种可能的结构图。如图1所示，该电容器100包括半导体衬底101、第一绝缘层102、第一导电层103、第二绝缘层104、第二导电层105、第三绝缘层106和第三导电层107。
具体地，该半导体衬底101包括相对设置的上表面和下表面。
该半导体衬底101中设置有至少一个第一沟槽108，以及与该至少一个第一沟槽一一对应的至少一个第二沟槽109，该第一沟槽108的底部与该第二沟槽109的底部连通，该第一沟槽108自该半导体衬底101的上表面向下延伸(形成)，该第二沟槽109自该半导体衬底101的下表面向上延伸(形成)。
该第一导电层103设置在该半导体衬底101上方和该第一沟槽108内；该第一绝缘层102设置于该半导体衬底101与该第一导电层103之间，且该第一绝缘层102将该第一导电层103与该半导体衬底101隔离；该第二导电层105设置在该半导体衬底101上方和该第一沟槽108内，且该第二导电层105与该半导体衬底101电连接；该第二绝缘层104设置于该第二导电层105与该第一导电层103之间，以将该第二导电层105与该第一导电层103隔离；该第三导电层107设置在该半导体衬底101下方和该第二沟槽109内；该第三绝缘层106设置于该第三导电层107与该半导体衬底101之间，以将该第三导电层109与该半导体衬底101隔离，该第三导电层107与该第一导电层103电连接。
需要说明的是，本申请实施例中对该第一沟槽108和该第二沟槽109的横截面的尺寸不做限定，例如，该沟槽可以为横截面上长和宽尺寸相差较小的孔，或者也可以为长和宽尺寸相差较大的沟槽。这里横截面可以理解为与半导体衬底表面平行的截面，而图1中则是沿着半导体衬底纵向的截面。
应理解，本申请实施例中的绝缘层也可以称为电介质层。
需要说明的是，该第二导电层105可以作为该电容器100的一个电极，该第三导电层107可以作为该电容器100的另一个电极。
在具体实现上，在该电容器100中，例如，仅设置有一个第一沟槽108和一个第二沟槽109，该半导体衬底101、该第一绝缘层102和该第一导电层103可以构成电容器A(电容C1)，该第一导电层103、该第二绝缘层104和该第二导电层105可以构成电容器B(电容C2)，该第三导电层107、该第三绝缘层106和该半导体衬底101可以构成容器C(电容C3)，其中，该电容器A、该电容器B和该电容器C并联，因此，该电容器100的电容C可以是该电容器A、该电容器B和该电容器C并联的等效电容，即C＝C1+C2+C3。该第二导电层105和该第三导电层107则分别作为这三个并联电容的公共电极。
在具体实现上，该第一沟槽108与该第二沟槽109的延伸方向可以相同，也可以不同，只需要保证该第三导电层107与该第一导电层103电连接。同理，不同的第一沟槽108的延伸方向可以相同，也可以不同，不同的第二沟槽109的延伸方向可以相同，也可以不同。
优选地，该第一沟槽108与该第二沟槽109对齐。也就是说，该第一沟槽108与该第二沟槽109的延伸方向相同。换句话说，该第一沟槽108与该第二沟槽109的中轴线重合(图1所示就是属于中轴线重合的情况)。
可选地，该半导体衬底101以n型或p型重掺杂的低电阻率硅晶圆为最佳。也可以选用高电阻率晶圆，但在制作好该第一沟槽之后，需要对半导体衬底101上表面(正面)以及该第一沟槽108表面掺杂，形成重掺杂的低电阻率导电层。
可选地，本申请实施例中，该第一沟槽108在该半导体衬底101任意横截面上的宽度大于该第二沟槽109的宽度。也就是说，在该半导体衬底101任意横截面上，该第一沟槽108的宽度大于该第二沟槽109的宽度，例如，如图1所示，该第一沟槽108的横截面A的宽度大于该第二沟槽109的横截面B的宽度。这里的宽度即为沟槽的开口大小，该宽度可以指沟槽的最大宽度处。
本申请实施例中，该半导体衬底101中设置的多个第一沟槽108的横截面的形状可以相同，也可以不同，同样的，该半导体衬底101中设置的多个第二沟槽109的横截面的形状可以相同，也可以不同。
可选地，本申请实施例中，该第一沟槽108的深度大于该第二沟槽109的深度。例如，如图1所示，在该半导体衬底101中，该第一沟槽108的深度H1大于该第二沟槽109的深度H2。
需要注意的是，该第一沟槽108的深宽可以根据实际需要灵活设置。同样，该第二沟槽109的深度也可以根据实际需要灵活设置。
可选地，本申请实施例中，该第一绝缘层102、该第二绝缘层104和该第三绝缘层106中的至少一种包括以下中的至少一层：二氧化硅层、氧化铝层、氧化锆层、氧化铪层、锆钛酸铅(PbZrxTi1-xO3，PZT)层、和钛酸铜钙(CaCu3Ti4O12，CCTO)层。具体绝缘材料和层厚可根据电容器的容值、频率特性、损耗等需求来调整。当然，该第一绝缘层102、该第二绝缘层104和该第三绝缘层106中的至少一种还可以包括一些其他具有高介电常数特性的材料层，本申请实施例对此不作限定。
例如，该第一绝缘层102可以是二氧化硅/氧化铝/二氧化硅(SiO2/Al2O3/SiO2)这种含有高介电常数的材料的叠层。
需要说明的是，该第一绝缘层102、该第二绝缘层104和该第三绝缘层106可以是由高介电常数(relative permittivity或dielectric constant)的一种或者多种材料键合而成。
因此，本申请实施例所述的第一绝缘层、第二绝缘层和第三绝缘层可以是键合高介电常数的材料，从而，使本申请实施例所述的电容器可具有更大的电容密度。
可选地，本申请实施例中，该第一导电层103、该第二导电层105和该第三导电层107中的至少一种包括以下至少一层：重掺杂多晶硅层、碳基材料层、金属层和氮化钛层。
需要说明的是，该第一导电层103、该第二导电层105和该第三导电层107的材料可以是重掺杂多晶硅，碳基材料，或者是铝、钨、铜等各类金属，也可以是氮化钛等低电阻率的化合物，或者是上述几种导电材料的组合。
可选地，本申请实施例中，该第一绝缘层102在该半导体衬底101上的投影面积与该第一导电层103相同，该第一绝缘层102在该半导体衬底101上的投影面积小于该第二绝缘层104，该第二绝缘层104在该半导体衬底101上的投影面积小于该第二导电层105。
换句话说，该第二绝缘层104覆盖该第一绝缘层102和该第一导电层103，实现了电隔离该第一导电层103与该第二导电层105的目的。该第二导电层105覆盖该第二绝缘层104，实现了该第二导电层105与该半导体衬底101的电连接。
可选地，本申请实施例中，该第三绝缘层106在该半导体衬底101上的投影面积大于该第三导电层107。
可选地，作为一个实施例，如图2所示，在本申请实施例所述的电容器100中，该半导体衬底101中设置有至少一个第三沟槽110。
具体地，该第三沟槽110自该半导体衬底101的下表面向上，该第三沟槽110的深度小于该半导体衬底101的厚度，在该至少一个第三沟槽110内也设置有该第三导电层107，也就是第三导电层107沉积或注入第二沟槽109和第三沟槽110中。该第三导电层107与该半导体衬底101之间设置有该第三绝缘层106，也就是第三沟槽110内也形成有第三绝缘层，以将所述半导体衬底与所述第三导电层相隔离。
优选地，该第三沟槽110在该半导体衬底101中与所述半导体衬底101表面平行的任意横截面具有与该第二沟槽109相同的横截面形状。
优选地，该第三沟槽110的深度等于该第二沟槽109的深度。
换句话说，第三沟槽110和第二沟槽109可以是形成在半导体衬底中基本相同的沟槽，并且都在沟槽中设置有第三绝缘层和第三导电层，只是两者的区别在于第三沟槽所在位置并未与第二导电层产生连接。
需要说明的是，图2仅以该第三沟槽110在该半导体衬底101中的任意横截面与该第二沟槽109相同，且该第三沟槽110的深度等于该第二沟槽109的深度为例进行了说明，并未对本实施例中该第三沟槽110的具体实现作出限定。
应注意的是，本实施例对该第三沟槽110的横截面的尺寸不做限定，例如，该第三沟槽110可以为横截面上长和宽尺寸相差较小的孔(可以称为深孔)，或者也可以为长和宽尺寸相差较大的沟槽。
该第三沟槽110在该半导体衬底101中的横截面的图形可以参考该第一沟槽108和该第二沟槽109的相关描述，在此不再赘述。
在具体实现上，该第三沟槽110的延伸方向与该第一沟槽108和该第二沟槽109的延伸方向可以相同，也可以不同，只需要保证该第三沟槽110与该第一沟槽108和该第二沟槽109不连通。比如，其中一个沟槽可以垂直于半导体衬底表面，而另一沟槽可以相对该沟槽有一个倾斜夹角。同理，不同的该第三沟槽110的延伸方向可以相同，也可以不同。
需要说明的是，在具体实现上，如图2所示，在电容器100中，设置有两个第一沟槽108、两个第二沟槽109和三个第三沟槽110。该半导体衬底101、该第一绝缘层102和该第一导电层103可以构成电容器D(电容C4)，该第一导电层103、该第二绝缘层104和该第二导电层105可以构成电容器E(电容C5)，该第三导电层107、该第三绝缘层106和该半导体衬底101可以构成容器F(电容C6)，其中，该电容器D、该电容器E和该电容器F并联，该电容器100的电容C可以是该电容器D、该电容器E和该电容器F并联的等效电容，即C＝C4+C5+C6。与图1所示的电容器相比，该电容器100中所包括的电容器的数量不变，但是由于各个电容器(电容器D、电容器E和电容器F)两极板正对面积的增加，C4、C5和C6都增大了，此时，其等效电容C也增大了，换句话说，增加了电容器100总的电容值。
因此，在本实施例中，可以通过在半导体衬底中设置第三沟槽，以增加半导体衬底101与第三导电层107之间的正对面积，从而进一步增大总的电容值。
可选地，作为一个实施例，如图3所示，在本申请实施例所述的电容器100中，在该半导体衬底101的上表面，所述第二导电层105在位于相邻设置的两个所述第一沟槽108之间形成向下凹陷，以阻断所述第二绝缘层104并与所述半导体衬底101电连接。
在具体实现上，如图3所示，在电容器100中，设置有两个第一沟槽108和两个第二沟槽109，例如，两个第一沟槽108可以是第一沟槽M和第一沟槽N(分别对应图3中左边的第一沟槽108和右边的第一沟槽108)，两个第二沟槽109可以是第二沟槽X和第二沟槽Y(分别对应图3中左边的第二沟槽109和右边的第二沟槽109)。针对第一沟槽M和与之对应的第二沟槽X，该半导体衬底101、该第一绝缘层102和该第一导电层103可以构成电容器O(电容C7)，该第一导电层103、该第二绝缘层104和该第二导电层105可以构成电容器P(电容C8)，该第三导电层107、该第三绝缘层106和该半导体衬底101可以构成容器Q(电容C9)。针对第一沟槽N和与之对应的第二沟槽Y，该半导体衬底101、该第一绝缘层102和该第一导电层103可以构成电容器R(电容C10)，该第一导电层103、该第二绝缘层104和该第二导电层105可以构成电容器S(电容C11)，该第三导电层107、该第三绝缘层106和该半导体衬底101也可以构成容器Q(电容C9)。其中，该电容器O、该电容器P、该电容器Q、该电容器R和该电容器S并联，该电容器100的电容C可以是该电容器O、该电容器P、该电容器Q、该电容器R和该电容器S并联的等效电容，即C＝C7+C8+C9+C10+C11。
需要说明的是，相邻设置的两个第一沟槽之间，增加第二导电层与半导体衬底的接触点，有利于减少电容器的等效串联电阻(Equivalent Series Resistance，ESR)，优化电容器的性能。
可选地，作为一个实施例，如图4所示，在本申请实施例所述的电容器100中，该第一沟槽108的深度基本等于该半导体衬底101的厚度，该第二沟槽109的深度基本等于0。
具体地，如图4所示，此时，只需要在该半导体衬底101中设置该第一沟槽108，而无需设置该第二沟槽109，但是在形成第三导电层之前，需要在第三绝缘层对应第一沟槽的位置形成开口，以便第三导电层与第一导电层电连接。这里形成的开口，其基本功能类似于第二沟槽。
需要说明的是，在本实施例中，可以设置至少一个第三沟槽110。
因此，在本实施例中，仅需刻蚀第一沟槽，简化电容器的制作流程。
以下，结合图5至图9，详细介绍本申请实施例的电容器的制作方法。应理解，图5至图9是本申请实施例的电容器的制作方法的示意性流程图，但这些步骤或操作仅是示例，本申请实施例还可以执行其他操作或者图5至图9中的各个操作的变形。
图5示出了根据本申请实施例的电容器的制作方法200的示意性流程图。如图5所示，该电容器的制作方法200包括：
步骤201，对半导体衬底101进行刻蚀处理，以在该半导体衬底101中形成至少一个第一沟槽108，该第一沟槽108自该半导体衬底101的上表面向下，且该第一沟槽108的深度小于该半导体衬底101的厚度。
可选地，可以根据深反应离子刻蚀对该半导体衬底进行刻蚀处理，以在该半导体衬底中形成至少一个第一沟槽。
具体地，首先，在如图6a所示的半导体衬底101上表面(正面)旋涂一层光刻胶201，并曝光、显影，形成未覆盖光刻胶的刻蚀图形窗口，如图6b所示。接着，通过深反应离子刻蚀，在半导体衬底101中制作至少一个第一沟槽结构108。该第一沟槽108自该半导体衬底101的上表面向下延伸，且该第一沟槽108的深度小于该半导体衬底101的厚度，如图6c所示。
应理解，在刻蚀出该至少一个第一沟槽108之后，会去除光刻胶201。
步骤202，在该半导体衬底101上表面和该至少一个第一沟槽108内表面沉积第一绝缘层102。
具体地，在该至少一个第一沟槽中沉积绝缘材料，以形成该第一绝缘层102，如图6d所示。
例如，通过热氧化的方式，在该半导体衬底上表面和该至少一个第一沟槽内表面沉积(生长)二氧化硅，作为该第一绝缘层。再例如，通过物理气相沉积(Physical VaporDeposition，PVD)或化学气相沉积(Chemical Vapor Deposition，CVD)生长硅的氮化物或硅的氧化物，例如未掺杂硅玻璃(Undoped Silicon Glass，USG)或由四乙氧基硅烷(Tetraethyl Orthosilicate，TEOS)转化得到的二氧化硅等，作为该第一绝缘层。再例如，通过喷涂或旋涂的各类聚合物，例如聚酰亚胺(Polyimide)，帕里纶(Parylene)，苯并环丁烯(BCB)等，作为该第一绝缘层；或者该第一绝缘层还可以为旋转涂布玻璃(spin onglass，SOG)，即先将一种含有硅化物的溶液旋涂或喷涂在硅片上，再加热去除溶剂，固化后剩余的为非晶相氧化硅。其中，考虑加工效果和成本，可选择通过热氧化生长二氧化硅作为该第一绝缘层。
需要说明的是，该第一绝缘层102的材料包括硅的氧化物，硅的氮化物，金属的氧化物，金属的氮化物等，例如二氧化硅，氮化硅，氧化铝，氮化铝，氧化铪，氧化锆，氧化锌，二氧化钛，锆钛酸铅等。该第一绝缘层可以是一层，也可以是两层或多层。具体材料和层厚可根据电容器的容值、频率特性、损耗等需求来调整。
步骤203，在该第一绝缘层102上表面和内表面沉积第一导电层103。
具体地，在如图6d所示的结构中，在该第一绝缘层102上表面和内表面沉积导电材料，以形成该第一导电层103，如图6e所示。
需要说明的是，沉积该第一导电层103的方法包括ALD、PVD、有机金属化学气相沉积、蒸镀、电镀等。该第一导电层的导电材料可以是重掺杂多晶硅，碳基材料，或者是铝、钨、铜等各类金属，也可以是氮化钛等低电阻率的化合物，或者是上述几种导电材料的组合。该第一导电层包括以下至少一层：重掺杂多晶硅层、碳基材料层、金属层和氮化钛层。
步骤204，对该第一绝缘层102和该第一导电层103进行光刻处理，以露出该半导体衬底101的上表面。
具体地，首先，在如图6e所示的结构的上表面覆盖一层光敏干膜202，曝光、显影后形成覆盖该第一绝缘层102、该第一导电层103，及其边缘的干膜保护层，如图6f所示。接着，用干法刻蚀去除未覆盖光敏干膜202的该第一绝缘层102和该第一导电层103。最后去除光敏干膜202，得到如图6g所示的第一绝缘层102和第一导电层103的图形。在本步骤中，保留下所需的第一绝缘层102和第一导电层103的图案，多余部分的第一绝缘层102和第一导电层103被去除掉，以将半导体衬底101的上表面露出来。应理解，被留下的第一绝缘层102和第一导电层103的图案形状可根据电容规格需求来设计，这里不再展开叙述。
步骤205，在该第一导电层103上表面和内表面，以及该半导体衬底101的上表面沉积第二绝缘层104。
具体地，在如图6g所示的结构中，在该第一导电层103上表面和内表面，以及该半导体衬底101的上表面沉积绝缘材料，以形成该第二绝缘层104，如图6h所示。
需要说明的是，该第二绝缘层104可以参考对该第一绝缘层102的相关描述，为了简洁，在此不再赘述。
步骤206，对该第二绝缘层104进行光刻处理，以露出该半导体衬底101的上表面，该第二绝缘层104覆盖该第一绝缘层102和该第一导电层103。
具体地，首先，在如图6h所示的结构的上表面覆盖一层光敏干膜202，曝光、显影后形成覆盖该第二绝缘层104的干膜保护层，如图6i所示。接着，用干法刻蚀去除未覆盖光敏干膜的该第二绝缘层104。最后去除光敏干膜202，得到如图6j所示的第二绝缘层104的图形。类似的，本步骤中的第二绝缘层104在预定的图案区域被保留，多余部分的第二绝缘层104则被移除以露出该部分的半导体衬底101。其中，第二绝缘层104将第一导电层103完全覆盖住。
步骤207，在该第二绝缘层104上表面和内表面，以及该半导体衬底101的上表面沉积第二导电层105。
具体地，在如图6j所示的结构中，在该第二绝缘层104上表面和内表面，以及该半导体衬底101的上表面沉积导电材料，以形成第二导电层105，如图6k所示。
需要说明的是，该第二导电层105可以参考对该第一导电层103的相关描述，为了简洁，在此不再赘述。
步骤208，对半导体衬底101进行刻蚀处理，以在该半导体衬底101中形成与该至少一个第一沟槽108一一对应的至少一个第二沟槽109，该第二沟槽109自该半导体衬底101的下表面向上贯穿该第一绝缘层102，以露出该第一导电层103，或者，该第二沟槽109自该半导体衬底101的下表面向上延伸至该第一绝缘层102。
可选地，可以根据深反应离子刻蚀对该半导体衬底101进行刻蚀处理，以在该半导体衬底101中形成该至少一个第二沟槽109。
应理解，步骤202-208中所述各材料层的上表面是指该材料层与半导体衬底上表面基本平行的表面，而各材料层的内表面是指位于沟槽内材料层的上表面，上表面和内表面可以视为一个整体。
具体地，首先，在如图6k所示的结构的下表面(背面)旋涂一层光刻胶201，并曝光、显影，形成未覆盖光刻胶201的刻蚀图形窗口，如图6l所示。接着，通过深反应离子刻蚀，在半导体衬底101中制作至少一个第二沟槽结构109。可选地，在方式一中，该第二沟槽109自该半导体衬底101的下表面向上贯穿该第一绝缘层102，以露出该第一导电层103，如图6m所示。在方式二中，该第二沟槽109自该半导体衬底101的下表面向上延伸至该第一绝缘层102，即仅延伸到第一绝缘层102的表面，如图6n所示。
应理解，在刻蚀出该至少一个第二沟槽109之后，会去除光刻胶201。
步骤209，在该半导体衬底101下表面和该至少一个第二沟槽109内表面沉积第三绝缘层106。
具体地，若该第二沟槽109为步骤208中方式一，在如图6m所示的结构中，在该半导体衬底101下表面和该至少一个第二沟槽109内表面沉积绝缘材料，以形成该第三绝缘层106，如图6o所示。
若该第二沟槽109为步骤208中方式二，在如图6n所示的结构中，在该半导体衬底101下表面和该至少一个第二沟槽109内表面沉积绝缘材料，以形成该第三绝缘层106，如图6p所示。
需要说明的是，该第三绝缘层106可以参考对该第一绝缘层102的相关描述，为了简洁，在此不再赘述。
步骤210，若该第二沟槽109贯穿该第一绝缘层102(步骤208中方式一)，去除该至少一个第二沟槽109底部沉积的该第三绝缘层106，以露出该第一导电层103，或者，
若该第二沟槽109延伸至该第一绝缘层102(步骤208中方式二)，去除该至少一个第二沟槽109底部沉积的该第三绝缘层106，以及去除该至少一个第一沟槽底108部沉积的该第一绝缘层102，以露出该第一导电层103。
具体地，若该第二沟槽109为步骤208中方式一，首先，在如图6o所示的结构的下表面覆盖一层光敏干膜202，曝光、显影后形成覆盖该第三绝缘层106下表面的干膜保护层，如图6q所示。接着，用干法刻蚀去除该至少一个第二沟槽109底部沉积的该第三绝缘层106，以露出该第一导电层103，如图6r所示。
若该第二沟槽109为步骤208中方式二，首先，在如图6p所示的结构的下表面覆盖一层光敏干膜202，曝光、显影后形成覆盖该第三绝缘层106下表面的干膜保护层，如图6s所示。接着，用干法刻蚀去除该至少一个第二沟槽底109部沉积的该第三绝缘层106，以及去除该至少一个第一沟槽108底部沉积的该第一绝缘层102，以露出该第一导电层103，如图6t所示。
步骤211，在该第三绝缘层106下表面和内表面沉积第三导电层107。
具体地，若该第二沟槽109为步骤208中方式一，在如图6r所示的结构中，在该第三绝缘层106下表面和内表面沉积第三导电层107，如图6u所示。
若该第二沟槽109为步骤208中方式二，在如图6t所示的结构中，在该第三绝缘层106下表面和内表面沉积第三导电层107，如图6v所示。
需要说明的是，该第三导电层107可以参考对该第一导电层103的相关描述，为了简洁，在此不再赘述。
可选地，在步骤280中对半导体衬底101进行刻蚀处理之前，该方法200还包括：对该半导体衬底101下表面进行减薄处理。
具体地，先用背面研磨并抛光的方式，将该半导体衬底101下表面减薄至合适厚度，然后，进行刻蚀处理，以形成该至少一个第二沟槽109。
需要说明的是，在该半导体衬底101的厚度不满足电容器需求时，对该半导体衬底101下表面进行减薄处理。也就是说，在该第一沟槽108的深度与该第二沟槽109的深度之和小于该半导体衬底101的厚度时，此时，需要对该半导体衬底101下表面进行减薄处理，才能实现该第一沟槽108的底部与该第二沟槽109的底部的连通。
可选地，该方法200还包括：
对该第三导电层107进行光刻处理，以露出该半导体衬底101的下表面。
即在步骤211之后，还需要对该第三导电层107进行光刻处理，以露出该半导体衬底101的下表面。
具体地，首先，在如图6u或者图6v所示的结构的下表面旋涂一层光刻胶201，曝光、显影后形成覆盖该第三导电层107的光刻胶图形。接着，用铜刻蚀液和钛刻蚀液将未覆盖光刻胶201的金属去除。最后去除光刻胶201，得到如图6w或者图6x所示的电容器。
应理解，图6(图6a-6x)是以刻蚀一个第一沟槽108和一个第二沟槽109为例进行说明，还可以刻蚀其他数量的第一沟槽108和第二沟槽109，本申请实施例对比不作限定。
本步骤中，按照预定设计的电极图案，将图案区的第三导电层保留，其余区域的第三导电层被移除以露出半导体衬底表面，留下的第三导电层即形成了预定图案的电极，作为电容器的其中一个电极。
可选地，该方法200还包括：
对该半导体衬底101进行刻蚀处理，以在该半导体衬底101中形成至少一个第三沟槽110，该第三沟槽110自该半导体衬底101的下表面向上延伸，该第三沟槽110的深度小于该半导体衬底101的厚度；
在该至少一个第三沟槽110内表面沉积该第三绝缘层106，以及在该第三绝缘层106的内表面沉积该第三导电层107。
具体地，首先，在该半导体衬底101的下表面(背面)旋涂一层光刻胶201，并曝光、显影，形成未覆盖光刻胶201的刻蚀图形窗口。接着，通过深反应离子刻蚀，在半导体衬底101中制作至少一个第三沟槽110。
可选地，可以制作如图7所示的包括第三沟槽110的电容器，也可以制作如图8所示的包括第三沟槽110的电容器。
应理解，图7和图8是以刻蚀一个第一沟槽、一个第二沟槽和两个第三沟槽为例进行说明，还可以刻蚀其他数量的第一沟槽、第二沟槽和第三沟槽，本申请实施例对比不作限定。第三沟槽和第二沟槽可以在同一工序中形成，也就是可以同步形成这两个沟槽以及沟槽内的绝缘层和导电层等填充材料。
图9示出了根据本申请实施例的电容器的制作方法300的示意性流程图。如图9所示，该电容器的制作方法300包括：
步骤301，对半导体衬底进行刻蚀处理，以在该半导体衬底中形成至少一个第一沟槽，该第一沟槽自该半导体衬底的上表面向下，且该第一沟槽的深度小于或者等于该半导体衬底的厚度。
步骤302，在该半导体衬底上表面和该至少一个第一沟槽内表面沉积第一绝缘层。
步骤303，在该第一绝缘层上表面和内表面沉积第一导电层。
步骤304，对该第一绝缘层和该第一导电层进行光刻处理，以露出该半导体衬底的上表面。
步骤305，在该第一导电层上表面和内表面，以及该半导体衬底的上表面沉积第二绝缘层。
步骤306，对该第二绝缘层进行光刻处理，以露出该半导体衬底的上表面，该第二绝缘层覆盖该第一绝缘层和该第一导电层。
步骤307，在该第二绝缘层上表面和内表面，以及该半导体衬底的上表面沉积第二导电层。
步骤308，在该半导体衬底下表面沉积第三绝缘层。
步骤309，去除该至少一个第一沟槽下的该第三绝缘层，以露出该第一导电层。
步骤310，在该第三绝缘层下表面和内表面沉积第三导电层。
可选地，在该第一沟槽的深度小于该半导体衬底的厚度时，该方法300还包括：
在该半导体衬底下表面沉积该第三绝缘层(步骤308)之前，对该半导体衬底下表面进行减薄处理。
具体地，先用背面研磨并抛光的方式，将该半导体衬底下表面减薄至合适厚度，然后，在该半导体衬底下表面沉积该第三绝缘层。
可选地，该方法300还包括：
对该第三导电层进行光刻处理，以露出该半导体衬底的下表面。
具体地，该方法300中相对于方法200，其主要区别在于半导体衬底的下表面没有形成第二沟槽，或者说第二沟槽的深度为0，通过直接在半导体衬底上形成第三绝缘层，并进一步在该第三绝缘层上开设窗口或孔以形成能与第一导电层电连接的第三导电层(也就是电容器的电极)，基于该方法300可以制作如图4所示的电容器。
应理解，电容器的制作方法300中的步骤可以参考电容器的制作方法200中的相应步骤，为了简洁，在此不再赘述。
因此，本申请实施例中，通过合理设计图形，在后续的光刻过程中将先制作好的材料薄膜覆盖保护起来，降低了刻蚀难度，提高了工艺可靠性。
下面结合一个具体地实施例对本申请的电容器的制作方法作进一步说明。为了便于理解，在该实施例中制作如图1所示的电容器。当然，利用该实施例中的电容器的制作方法还可以制作如图2、图3、图4、图6、图7和图8所示的电容器，只是在沟槽设计和绝缘层、导电层的覆盖范围等部分有所区别，为了简洁，在此不再赘述。
步骤一：选用掺杂硼，电阻率为0.001-0.005Ω.cm，晶向为(100)，厚度为750微米的硅晶圆作为半导体衬底。在半导体衬底的上表面(正面)旋涂一层光刻胶，曝光、显影后在半导体衬底上表面形成一个光刻胶的圆孔，圆孔直径为10微米。然后用DRIE刻蚀工艺加工出深度为120微米的第一沟槽。最后去除光刻胶。
步骤二：用ALD工艺，在半导体衬底上表面和第一沟槽表面沉积20纳米厚的氧化铪(HfO2)作为第一绝缘层。
步骤三：用ALD工艺，在第一绝缘层(氧化铪层)表面沉积一层25纳米厚的氮化钛(TiN)作为第一导电层。
步骤四：在半导体衬底上表面覆盖一层光敏干膜，曝光、显影后形成覆盖第一沟槽及其边缘的干膜保护层。接着，用干法刻蚀去除未覆盖干膜的氧化铪和氮化钛。最后去除干膜，得到第一绝缘层和第一导电层的图形。
需要说明的是，光敏干膜占据半导体衬底上表面的部分区域，在用干法刻蚀去除未覆盖干膜的氧化铪和氮化钛之后，露出半导体衬底的上表面。
步骤五：用ALD工艺，在半导体衬底上表面和第一导电层表面沉积20纳米厚的氧化铪(HfO2)作为第二绝缘层。
步骤六：在第二绝缘层的上表面覆盖一层光敏干膜，曝光、显影后形成覆盖第二绝缘层及其边缘的干膜保护层。接着，用干法刻蚀去除未覆盖干膜的氧化铪。最后去除干膜，得到第二绝缘层的图形。
需要说明的是，光敏干膜占据第二绝缘层的部分区域，在用干法刻蚀去除未覆盖干膜的氧化铪之后，露出半导体衬底的上表面。
步骤七：在半导体衬底上表面和第二绝缘层表面沉积第二导电层。先用PVD的方式沉积一层钛和一层厚度较薄铜作为电镀的阻挡层和种子层，接着用电镀的方式沉积厚度较厚的铜，得到第二导电层。
步骤八：用背面研磨并抛光的方式将半导体衬底下表面(背面)厚度减薄至150微米。
步骤九：在抛光的半导体衬底下表面(背面)旋涂一层光刻胶，曝光、显影后在半导体衬底下表面形成一个光刻胶的圆孔，圆孔直径为5微米。然后用DRIE刻蚀工艺加工与第一沟槽对齐的第二沟槽。最后去除光刻胶。需要说明的是，第二沟槽的深度贯穿第一沟槽底部的第一绝缘层，露出第一导电层。
步骤十：用等离子体增强化学气相沉积法(Plasma Enhanced Chemical VaporDeposition，PECVD)工艺，在半导体衬底下表面和第二沟槽表面沉积200纳米的TEOS作为第三绝缘层。
步骤十一：在半导体衬底下表面覆盖一层光敏干膜，曝光、显影后在第二沟槽的位置形成开口。接着用干法刻蚀去除第二沟槽底部的TEOS，以露出第一导电层。
步骤十二：在半导体衬底下表面、第二沟槽底部以及第三绝缘层表面沉积第三导电层。先用PVD的方式沉积一层钛和一层厚度较薄铜作为电镀的阻挡层和种子层，接着用电镀的方式沉积厚度较厚的铜，得到第三导电层。
步骤十三，在第三导电层表面旋涂一层光刻胶，曝光、显影后形成光刻胶图形。用铜刻蚀液和钛刻蚀液将未覆盖光刻胶的金属去除。
需要说明的是，光刻胶占据第三导电层的部分区域，在用铜刻蚀液和钛刻蚀液将未覆盖光刻胶的金属去除之后，露出第三绝缘层的下表面。
本领域普通技术人员可以意识到，以上结合附图详细描述了本申请的优选实施方式，但是，本申请并不限于上述实施方式中的具体细节，在本申请的技术构思范围内，可以对本申请的技术方案进行多种简单变型，这些简单变型均属于本申请的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本申请对各种可能的组合方式不再另行说明。
此外，本申请的各种不同的实施方式之间也可以进行任意组合，只要其不违背本申请的思想，其同样应当视为本申请所申请的内容。

Claims (20)

1.一种电容器，其特征在于，所述电容器包括：
半导体衬底(101)，包括相对设置的上表面和下表面；
至少一第一沟槽(108)，设置于所述半导体衬底(101)，并自所述上表面向下形成；
至少一第二沟槽(109)，设置于所述半导体衬底(101)且对应于所述第一沟槽(108)，并自所述下表面向上形成；
第一导电层(103)，设置在所述半导体衬底(101)上方和所述第一沟槽(108)内；
第一绝缘层(102)，设置于所述半导体衬底(101)与所述第一导电层(103)之间，以将所述第一导电层(103)与所述半导体衬底(101)隔离；
第二导电层(105)，设置在所述半导体衬底(101)上方和所述第一沟槽(108)内，且所述第二导电层(105)与所述半导体衬底(101)电连接；
第二绝缘层(104)，设置于所述第二导电层(105)与所述第一导电层(103)之间，以将所述第二导电层(105)与所述第一导电层(103)隔离；
第三导电层(107)，设置在所述半导体衬底(101)下方和所述第二沟槽(109)内；
第三绝缘层(106)，设置于所述第三导电层(107)与所述半导体衬底(101)之间，以将所述第三导电层(107)与所述半导体衬底(101)隔离，所述第三导电层(107)与所述第一导电层(103)电连接；
其中，所述半导体衬底(101)中设置有至少一个第三沟槽(110)，所述第三沟槽(110)自所述半导体衬底(101)的下表面向上形成，所述第三沟槽(110)的深度小于所述半导体衬底(101)的厚度，在所述至少一个第三沟槽(110)内依次设置有所述第三绝缘层(106)和所述第三导电层(107)。
2.根据权利要求1所述的电容器，其特征在于，所述第三沟槽(110)在所述半导体衬底(101)中与所述半导体衬底(101)表面平行的任意横截面与所述第二沟槽(109)相同。
3.根据权利要求1所述的电容器，其特征在于，所述第二导电层(105)在位于相邻设置的两个所述第一沟槽(108)之间形成向下凹陷，以阻断所述第二绝缘层(104)并与所述半导体衬底(101)电连接；或者所述第二导电层(105)在位于相邻设置的两个所述第一沟槽(108)之间平坦设置，通过所述第二绝缘层(104)与所述半导体衬底(101)相隔离。
4.根据权利要求1至3中任一项所述的电容器，其特征在于，所述第一沟槽(108)在所述半导体衬底(101)中与所述半导体衬底(101)表面平行的任意横截面上的宽度大于所述第二沟槽(109)的宽度。
5.根据权利要求1至3中任一项所述的电容器，其特征在于，所述第一沟槽(108)与所述第二沟槽(109)对齐。
6.根据权利要求1至3中任一项所述的电容器，其特征在于，所述第一沟槽(108)的深度大于所述第二沟槽(109)的深度。
7.根据权利要求1至3中任一项所述的电容器，其特征在于，所述第一绝缘层(102)在所述半导体衬底(101)上的投影面积与所述第一导电层(103)相同，所述第一绝缘层(102)在所述半导体衬底(101)上的投影面积小于所述第二绝缘层(104)，所述第二绝缘层(104)在所述半导体衬底(101)上的投影面积小于所述第二导电层(105)。
8.根据权利要求1至3中任一项所述的电容器，其特征在于，所述第三绝缘层(106)在所述半导体衬底(101)上的投影面积大于所述第三导电层(107)。
9.根据权利要求1至3中任一项所述的电容器，其特征在于，所述第一绝缘层(102)、所述第二绝缘层(104)和所述第三绝缘层(106)中的至少一种包括以下至少一层：
硅的氧化物层、硅的氮化物层、金属的氧化物层和金属的氮化物层。
10.根据权利要求1至3中任一项所述的电容器，其特征在于，所述第一导电层(103)、所述第二导电层(105)和所述第三导电层(107)中的至少一种包括以下至少一层：重掺杂多晶硅层、碳基材料层、金属层和氮化钛层。
11.根据权利要求1至3中任一项所述的电容器，其特征在于，所述第二导电层(105)为所述电容器的一个电极，所述第三导电层(107)为所述电容器的另一个电极。
12.一种电容器的制作方法，其特征在于，包括：
对半导体衬底进行刻蚀处理，以在所述半导体衬底中形成至少一个第一沟槽，所述第一沟槽自所述半导体衬底的上表面向下形成，且所述第一沟槽的深度小于所述半导体衬底的厚度；
在所述半导体衬底上表面和所述至少一个第一沟槽内表面沉积第一绝缘层；
在所述第一绝缘层上表面和内表面沉积第一导电层；
对所述第一绝缘层和所述第一导电层进行光刻处理，以露出所述半导体衬底的上表面；
在所述第一导电层上表面和内表面，以及所述半导体衬底的上表面沉积第二绝缘层；
对所述第二绝缘层进行光刻处理，以露出所述半导体衬底的上表面，所述第二绝缘层覆盖所述第一绝缘层和所述第一导电层；
在所述第二绝缘层上表面和内表面，以及所述半导体衬底的上表面沉积第二导电层；
对半导体衬底进行刻蚀处理，以在所述半导体衬底中形成与所述至少一个第一沟槽一一对应的至少一个第二沟槽，所述第二沟槽自所述半导体衬底的下表面向上贯穿所述第一绝缘层，以露出所述第一导电层，或者，所述第二沟槽自所述半导体衬底的下表面向上延伸至所述第一绝缘层；
在所述半导体衬底下表面和所述至少一个第二沟槽内表面沉积第三绝缘层；
若所述第二沟槽贯穿所述第一绝缘层，去除所述至少一个第二沟槽底部沉积的所述第三绝缘层，以露出所述第一导电层，或者，
若所述第二沟槽延伸至所述第一绝缘层，去除所述至少一个第二沟槽底部沉积的所述第三绝缘层，以及去除所述至少一个第一沟槽底部沉积的所述第一绝缘层，以露出所述第一导电层；
在所述第三绝缘层下表面和内表面沉积第三导电层；
所述方法还包括：
对所述半导体衬底进行刻蚀处理，以在所述半导体衬底中形成至少一个第三沟槽，所述第三沟槽自所述半导体衬底的下表面向上延伸，所述第三沟槽的深度小于所述半导体衬底的厚度；
在所述至少一个第三沟槽内表面沉积所述第三绝缘层，以及在所述第三绝缘层的内表面沉积所述第三导电层。
13.根据权利要求12所述的方法，其特征在于，在对所述半导体衬底进行刻蚀处理之前，所述方法还包括：
对所述半导体衬底下表面进行减薄处理。
14.根据权利要求12所述的方法，其特征在于，所述第三沟槽在所述半导体衬底中与所述半导体衬底表面平行的任意横截面与所述第二沟槽相同。
15.根据权利要求12至14中任一项所述的方法，其特征在于，所述方法还包括：
对所述第三导电层进行光刻处理，以露出所述半导体衬底的下表面。
16.根据权利要求12至14中任一项所述的方法，其特征在于，在所述半导体衬底的上表面，相邻设置的两个所述第一沟槽之间所述第二导电层与所述半导体衬底电连接。
17.根据权利要求12至14中任一项所述的方法，其特征在于，所述第一沟槽在所述半导体衬底中与所述半导体衬底表面平行的任意横截面上的宽度大于所述第二沟槽的宽度。
18.根据权利要求12至14中任一项所述的方法，其特征在于，所述第一沟槽与所述第二沟槽对齐。
19.根据权利要求12至14中任一项所述的方法，其特征在于，所述第一沟槽的深度大于所述第二沟槽的深度。
20.根据权利要求12至14中任一项所述的方法，其特征在于，所述对半导体衬底进行刻蚀处理，包括：
利用深反应离子刻蚀DRIE对所述半导体衬底进行刻蚀处理。
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