CN111971791B - 电容器及其制作方法 - Google Patents

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Abstract

一种电容器及其制作方法，该电容器(100)包括：衬底(110)；第一沟槽(10)，设置于该衬底(110)，并自衬底(110)的上表面向下进入衬底(110)；叠层结构(120)，设置在衬底(110)上方和第一沟槽(10)内，包括m层电介质层和n层导电层，该m层电介质层和该n层导电层形成导电层与电介质层彼此相邻的结构，该m层电介质层中的每层电介质层(124、125)包括至少一种相对介电常数k大于或者等于第一阈值的高k绝缘材料，该n层导电层中每层导电层(121、122、123)包括至少一种功函数大于或者等于第二阈值的高功函数导电材料，m和n为正整数；第一电极(130)电连接至该n层导电层中的所有奇数层导电层，第二电极(140)电连接至该n层导电层中的所有偶数层导电层。

Description

电容器及其制作方法
技术领域
本申请涉及电容器领域，并且更具体地，涉及电容器及其制作方法。
背景技术
电容器在电路中可以起到旁路、滤波、去耦等作用，是保证电路正常运转的不可或缺的一部分。随着现代电子系统不断向多功能、高集成、低功耗、微型化发展，现有的电容器制造技术已经难以满足各类高端应用的多样化需求。
晶圆级三维(3D)电容器是近年来出现的一种利用半导体加工技术在硅晶圆上制造的新型电容器，其通常采用重掺杂硅作为电容器的极板，采用硅的氮化物和氧化物作为电容器的电介质。然而，重掺杂硅的电阻率较大，导致电容器的等效串联电阻较大，使得电容器的损耗较大。并且硅的氮、氧化物的介电常数较低，使得电容密度较低。如何提高电容器的容值密度，成为一个亟待解决的技术问题。
发明内容
本申请提供一种电容器及其制作方法，能够优化电容器的性能以及提高电容器的容值密度。
第一方面，提供了一种电容器，该电容器包括：
衬底，包括相对设置的上表面和下表面；
第一沟槽，设置于该衬底，并自该上表面向下进入该衬底；
叠层结构，设置在该衬底上方和该第一沟槽内，该叠层结构包括m层电介质层和n层导电层，该m层电介质层和该n层导电层形成导电层与电介质层彼此相邻的结构，以使该m层电介质层中相应的电介质层将该n层导电层彼此电隔离，并且，该m层电介质层中的每层电介质层包括至少一种相对介电常数k大于或者等于第一阈值的高k绝缘材料，该n层导电层中每层导电层包括至少一种功函数大于或者等于第二阈值的高功函数导电材料，m和n为正整数；
第一电极，电连接至该n层导电层中的所有奇数层导电层；
第二电极，电连接至该n层导电层中的所有偶数层导电层。
因此，在本申请实施例提供的电容器中，采用导电层与电介质层交替堆叠的叠层结构，并设置在衬底上方和第一沟槽内，能够在较小器件尺寸的情况下得到较大的电容值，从而能够提高电容器的容值密度。
更进一步地，在叠层结构中，每层电介质层包括至少一种相对介电常数k大于或者等于第一阈值的高k绝缘材料，以及每层导电层包括至少一种功函数大于或者等于第二阈值的高功函数导电材料，从而能够提升电容器的性能。
需要说明的是，在该叠层结构中，该m层电介质层的顺序可以是：在沟槽内，与衬底的距离从小到大或者从大到小的顺序。同理，该n层导电层的顺序也可以是：在沟槽内，与衬底的距离从小到大或者从大到小的顺序。为了便于描述，在本申请实施例中该m层电介质层和该n层导电层的顺序以在沟槽内与衬底的距离从小到大的顺序为例进行说明。
在一些可能的实现方式中，在该叠层结构中，该每层导电层通过其所包括的高功函数导电材料与该电介质层直接接触。
在一些可能的实现方式中，该第一阈值为9。
在一些可能的实现方式中，该第二阈值为4.9eV。
在一些可能的实现方式中，该高k绝缘材料包括以下中的至少一种：
Al2O3，HfO2，ZrO2，TiO2，Y2O3，La2O3，HfSiO4，LaAlO3，BaTiO3，SrTiO3，LaLuO3，钛酸铜钙(CaCu3Ti4O12，CCTO)。
在一些可能的实现方式中，该高功函数导电材料包括以下中的至少一种：
铂(Pt)、铱(Ir)、镍(Ni)、金(Au)、钴(Co)、铑(Rh)，锇(OS)，铍(Be)，钯(Pd)，硅化铂，硅化铱，硅化镍，硅化金，硅化钴，硅化铑，硅化锇，硅化铍，硅化钯。
在一些可能的实现方式中，该n层导电层中每层导电层还包括以下中的至少一种：
用作黏附层和/或阻挡层的导电材料，用于增加导电层厚度的金属钨和/或铜。
可选地，该用作黏附层和/或阻挡层的导电材料包括以下中的至少一种：
氮化钛(TiN)、氮化钽(TaN)、氮化铝钛(TiAlN)、氮化硅钽(TaSiN)、氮化碳钽(TaCN)、钌(Ru)、氧化钌(RuO2)、氧化铱(IrO2)、氧化铂(PtOx)。
在一些可能的实现方式中，该电容器还包括：
衬底绝缘层，设置于该叠层结构和该衬底之间。
在一些可能的实现方式中，该第一电极通过至少一个第一通孔结构电连接至该n层导电层中的所有奇数层导电层。
在一些可能的实现方式中，该第二电极通过至少一个第二通孔结构电连接至该n层导电层中的所有偶数层导电层。
在一些可能的实现方式中，该电容器还包括：
互联结构，用于将该n层导电层中的所有奇数层导电层电连接至该第一电极，和/或，将该n层导电层中的所有偶数层导电层电连接至该第二电极。
在一些可能的实现方式中，该电容器还包括电极层，其中，该电极层设置于该叠层结构和该衬底的上方，且该电极层包括相互分离的第一导电区域和第二导电区域，该第一导电区域形成该第一电极，该第二导电区域形成该第二电极。
可选地，该第一导电区域与该第二导电区域之间通过空气进行隔离。
在一些可能的实现方式中，该第一电极设置于该衬底下方，以及该第二电极设置于该叠层结构和该衬底的上方。
在一些可能的实现方式中，该电容器还包括：第二沟槽、第三电极和第四电极，其中，
该第二沟槽设置于该衬底，并自该上表面向下进入该衬底；
该叠层结构还设置于该第二沟槽内，且设置于该第二沟槽内的该叠层结构与设置于该第一沟槽内的该叠层结构之间不存在电连接的导电层，或者，设置于该第二沟槽内的该叠层结构与设置于该第一沟槽内的该叠层结构之间存在部分电连接的导电层；
该第三电极电连接至设置于该第二沟槽内的该n层导电层中的所有奇数层导电层，该第四电极电连接至设置于该第二沟槽内的该n层导电层中的所有偶数层导电层。
在一些可能的实现方式中，该第三电极与该第一电极为同一电极，且该第四电极与该第二电极为同一电极；或者
该第三电极与该第一电极为不同的电极，且该第四电极与该第二电极为同一电极；或者
该第三电极与该第一电极为同一电极，且该第四电极与该第二电极为不同的电极；或者
该第三电极与该第一电极为不同的电极，且该第四电极与该第二电极也为不同的电极。
第二方面，提供了一种电容器的制作方法，包括：
在衬底上制备第一沟槽，该第一沟槽自该衬底的上表面向下进入该衬底；
在该衬底上方和该第一沟槽内制备叠层结构，该叠层结构包括m层电介质层和n层导电层，该m层电介质层和该n层导电层形成导电层与电介质层彼此相邻的结构，以使该m层电介质层中相应的电介质层将该n层导电层彼此电隔离，并且，该m层电介质层中的每层电介质层包括至少一种相对介电常数k大于或者等于第一阈值的高k绝缘材料，该n层导电层中每层导电层包括至少一种功函数大于或者等于第二阈值的高功函数导电材料，m和n为正整数；
制备第一电极和第二电极，该第一电极电连接至该n层导电层中的所有奇数层导电层，该第二电极电连接至该n层导电层中的所有偶数层导电层。
因此，在本申请实施例提供的电容器的制作方法中，通过制备叠层结构的方式，可以得到包括较多导电层和电介质层的叠层结构，增大电容器的电容值。更进一步地，在叠层结构中，每层电介质层包括至少一种相对介电常数k大于或者等于第一阈值的高k绝缘材料，以及每层导电层包括至少一种功函数大于或者等于第二阈值的高功函数导电材料，从而能够提升电容器的性能。
可选地，利用深反应离子刻蚀(Deep Reactive Ion Etch，DRIE)对该衬底进行刻蚀处理，以在该衬底中形成该至少一个沟槽。
在一些可能的实现方式中，在所述叠层结构中，该每层导电层通过其所包括的高功函数导电材料与电介质层直接接触。
在一些可能的实现方式中，该第一阈值为9。
在一些可能的实现方式中，该第二阈值为4.9eV。
在一些可能的实现方式中，在制备该叠层结构之前，该方法还包括：
在该衬底上表面和该第一沟槽内表面沉积衬底绝缘层；
该在该衬底上方和该第一沟槽内制备叠层结构，包括：
在该衬底绝缘层上表面和内表面制备该叠层结构。
在一些可能的实现方式中，该方法还包括：
制备至少一个第一通孔结构，以使该第一电极通过该至少一个第一通孔结构电连接至该n层导电层中的所有奇数层导电层。
在一些可能的实现方式中，该方法还包括：
制备至少一个第二通孔结构，以使该第二电极通过该至少一个第二通孔结构电连接至该n层导电层中的所有偶数层导电层。
在一些可能的实现方式中，该方法还包括：
制备互联结构，以使该n层导电层中的所有奇数层导电层电连接至该第一电极，和/或，该n层导电层中的所有偶数层导电层电连接至该第二电极。
在一些可能的实现方式中，该制备第一电极和第二电极，包括：
在该叠层结构和该衬底的上方制备电极层，且该电极层包括相互分离的第一导电区域和第二导电区域，该第一导电区域形成该第一电极，该第二导电区域形成该第二电极。
在一些可能的实现方式中，该制备第一电极和第二电极，包括：
在该衬底下方制备第一电极，以及
在该叠层结构和该衬底的上方制备第二电极。
在一些可能的实现方式中，该方法还包括：
在该衬底上制备第二沟槽，该第二沟槽自该衬底的上表面向下进入该衬底；
在该衬底上方和该第二沟槽内制备该叠层结构，且位于该第二沟槽内的该叠层结构与位于该第一沟槽内的该叠层结构之间不存在电连接的导电层，或者，位于该第二沟槽内的该叠层结构与位于该第一沟槽内的该叠层结构之间存在部分电连接的导电层；
制备第三电极和第四电极，该第三电极电连接至位于该第二沟槽内的该n层导电层中的所有奇数层导电层，该第四电极电连接至位于该第二沟槽内的该n层导电层中的偶数层导电层。
在一些可能的实现方式中，
该第三电极与该第一电极为同一电极，且该第四电极与该第二电极为同一电极；或者
该第三电极与该第一电极为不同的电极，且该第四电极与该第二电极为同一电极；或者
该第三电极与该第一电极为同一电极，且该第四电极与该第二电极为不同的电极；或者
该第三电极与该第一电极为不同的电极，且该第四电极与该第二电极也为不同的电极。
附图说明
图1是根据本申请实施例的一种电容器的示意性结构图。
图2是根据本申请实施例的又一种电容器的示意性结构图。
图3是根据本申请实施例的再一种电容器的示意性结构图。
图4是根据本申请实施例的一种电容器的制作方法的示意性流程图。
图5a至图5n是本申请实施例的一种电容器的制作方法的示意图。
具体实施方式
下面将结合附图，对本申请实施例中的技术方案进行描述。
应理解，本申请实施例的电容器在电路中可以起到旁路、滤波、去耦等作用。
本申请实施例所述的电容器可以是3D硅电容器，3D硅电容器是一种基于半导体晶圆加工技术的新型电容器。与传统的MLCC(多层陶瓷电容)相比，3D硅电容器具有小尺寸、高精度、高稳定性、长寿命等优点。其基本的加工流程需要先在晶圆或衬底上加工出高深宽比的深孔(Via)、沟槽(Trench)、柱状(Pillar)、墙状(Wall)等3D结构，接着在3D结构表面沉积绝缘薄膜和低电阻率导电材料依次制作电容的下电极、电介质层和上电极。
现阶段的3D硅电容器，借鉴DRAM制造中的一些多层嵌套的概念，在3D结构表面交替沉积导体和绝缘体材料，以此制作多个电容纵向堆叠的结构，再在硅衬底正面用不同的连接方式将所有电容并联，最后形成一个大容值的电容器。然而，目前晶圆级3D电容器的容值密度仍然有限。并且，目前晶圆级3D电容器通常采用重掺杂硅作为电容器的极板，采用硅的氮化物和硅的氧化物作为电容器的电介质。然而，重掺杂硅的电阻率较大(约1mΩ.cm)，大约是金属电阻率的1万到10万倍，电容器的等效串联电阻(Equivalent SeriesResistance，ESR)与电容极板的电阻率直接相关，ESR越大，电容器的损耗越高；硅的氮化物和硅的氧化物的介电常数较低，从而使得电容密度较低。
在此背景下，本申请提出了一种新型的电容器的结构和制作方法，可以提高电容器的容值密度，并优化电容器性能。
以下，结合图1至图3，详细介绍本申请实施例的电容器。
应理解，图1至图3中的电容器仅仅只是示例，电容器所包括的沟槽的数量并不局限于图1至图3中的电容器所示，可以根据实际需要确定。同时，在图1至图3的实施例中，沟槽的延伸方向是以垂直于衬底(晶圆)的方向作为示例进行说明，在本申请实施例中，沟槽的延伸方向还可以是一些其他的方向，例如，满足与垂直于衬底(晶圆)的方向的夹角小于预设值的所有方向。
需要说明的是，为便于理解，在以下示出的实施例中，对于不同实施例中示出的结构中，相同的结构采用相同的附图标记，并且为了简洁，省略对相同结构的详细说明。
图1是本申请一个实施例的电容器100的一种可能的结构图。如图1所示，该电容器100包括衬底110、叠层结构120、第一电极130、第二电极140。
具体地，如图1所示，在该电容器100中，该衬底110包括相对设置的上表面和下表面；在该衬底110内设置有第一沟槽10，该第一沟槽10自该衬底110的上表面向下进入该衬底110；该叠层结构120设置在该衬底110上方和该沟槽10内，该叠层结构120包括m层电介质层和n层导电层，该m层电介质层和该n层导电层形成导电层与电介质层彼此相邻的结构，以使该m层电介质层中相应的电介质层将该n层导电层彼此电隔离，并且，该m层电介质层中的每层电介质层包括至少一种相对介电常数k大于或者等于第一阈值的高k绝缘材料，该n层导电层中每层导电层包括至少一种功函数大于或者等于第二阈值的高功函数导电材料，m和n为正整数；该第一电极130电连接至该n层导电层中的所有奇数层导电层；该第二电极140电连接至该n层导电层中的所有偶数层导电层。
即在本申请实施例中，该n层导电层中相邻两个导电层之间电隔离。以及m和n的具体数值可以根据实际需要灵活配置，只需满足该n层导电层中相邻两个导电层之间电隔离。
需要说明的是，在本申请实施例中，采用导电层与电介质层交替堆叠的叠层结构，能够在较小器件尺寸的情况下得到较大的电容值，从而能够提高电容器的容值密度。进一步地，在叠层结构中，每层电介质层包括至少一种相对介电常数k大于或者等于第一阈值的高k(high-k)绝缘材料，以及每层导电层包括至少一种功函数大于或者等于第二阈值的高功函数导电材料，从而能够提升电容器的性能。
可选地，在本申请实施例中，该衬底110可以为硅晶圆，包括单晶硅、多晶硅、不定形硅。该衬底110也可以是别的半导体衬底，包括SOI晶圆，碳化硅(SiC)、氮化镓(GaN)、砷化镓(GaAs)等III-V族元素的化合物半导体晶圆；或者是玻璃衬底；或者是有机聚合物衬底。
需要说明的是，在该叠层结构中，该m层电介质层的顺序可以是：在沟槽内，与衬底的距离从小到大或者从大到小的顺序。同理，该n层导电层的顺序也可以是：在沟槽内，与衬底的距离从小到大或者从大到小的顺序。为了便于描述，在本申请实施例中该m层电介质层和该n层导电层的顺序以在沟槽内与衬底的距离从小到大的顺序为例进行说明。
可选地，本申请实施例中，该电容器100还包括第二沟槽40、第三电极180和第四电极190。
具体地，如图1所示，该第二沟槽40设置于该衬底110，并自该衬底110的上表面向下进入该衬底110；该叠层结构120还设置于该第二沟槽40内，且设置于该第二沟槽40内的该叠层结构120与设置于该第一沟槽10内的该叠层结构120之间存在部分电连接的导电层。该第三电极180电连接至设置于该第二沟槽40内的该n层导电层中的所有奇数层导电层，该第四电极190电连接至设置于该第二沟槽40内的该n层导电层中的所有偶数层导电层。
可选地，设置于该第二沟槽40内的该叠层结构120与设置于该第一沟槽10内的该叠层结构120之间也可以不存在电连接的导电层。即设置于该第二沟槽40内的该叠层结构120与设置于该第一沟槽10内的该叠层结构120完全独立。
可选地，该第三电极180与该第一电极130为同一电极，且该第四电极190与该第二电极140为同一电极。即设置于该第一沟槽10内的叠层结构120所形成的等效电容与设置于该第二沟槽40内的叠层结构120所形成的等效电容并联连接。
可选地，该第三电极180与该第一电极130为不同的电极，且该第四电极190与该第二电极140为同一电极。即设置于该第一沟槽10内的叠层结构120所形成的等效电容与设置于该第二沟槽40内的叠层结构120所形成的等效电容串联连接。
可选地，该第三电极180与该第一电极130为同一电极，且该第四电极190与该第二电极140为不同的电极。即设置于该第一沟槽10内的叠层结构120所形成的等效电容与设置于该第二沟槽40内的叠层结构120所形成的等效电容串联连接。
可选地，该第三电极180与该第一电极130为不同的电极，且该第四电极190与该第二电极140也为不同的电极。即设置于该第一沟槽10内的叠层结构120所形成的等效电容与设置于该第二沟槽40内的叠层结构120所形成的等效电容为两个独立电容。
需要说明的是，在本申请实施例中，在该电容器100中可以包括更多的沟槽，其设置方式可以参考该第二沟槽40，当然，在该电容器100中也可以包括更多的电极，其与沟槽内的叠层结构120的连接方式可以参考该第三电极180和该第四电极190，为了简洁，在此不再赘述。
需要说明的是，本申请实施例以同时存在第一沟槽10和第二沟槽40为例进行说明，以及仅以该第三电极180与该第一电极130为同一电极且该第四电极190与该第二电极140为不同的电极为例进行说明。
本申请实施例中，该衬底110中设置的沟槽中不同的沟槽的横截面的形状可以相同，也可以不同。
需要注意的是，在本申请实施例中，该衬底110中设置的沟槽的深宽可以根据实际需要灵活设置。在本申请实施例中，该衬底110的厚度也可以根据实际需要灵活设置，例如，在该衬底110的厚度因太厚而不能满足需求时，可以对该衬底110进行减薄处理。
需要说明的是，本申请实施例中对该衬底110中设置的沟槽的横截面的尺寸不做限定，例如，该衬底110中设置的沟槽可以为横截面上长和宽尺寸相差较小的孔，或者也可以为长和宽尺寸相差较大的沟槽，或者还可以是柱状(Pillar)或墙状(Wall)3D结构。这里横截面可以理解为与衬底表面平行的截面，而图1中则是沿着衬底纵向的截面。
优选的，该衬底110中设置的沟槽具有高深宽比(High aspect ratio)。
应理解，本申请实施例中的绝缘层也可以称为电介质层。
可选地，该第一电极130和该第二电极140的材料可以采用各种导电材料，例如金属铜。可选地，该第三电极180和该第四电极190的材料也可以采用各种导电材料，例如金属铜。
可选地，该第一沟槽10可以是相邻的多个沟槽，也可以是一个沟槽，本申请实施例仅以相邻两个沟槽为该第一沟槽10为例进行说明。同理，该第二沟槽40同样可以是相邻的多个沟槽，也可以是一个沟槽，本申请实施例仅以相邻两个沟槽为该第二沟槽40为例进行说明。
可选地，在本申请实施例中，在该叠层结构120中，该每层导电层通过其所包括的高功函数(high work function)导电材料与该电介质层直接接触。
可选地，该第一阈值为9。即在该叠层结构120中，该m层电介质层中的每层电介质层包括至少一种相对介电常数k大于或者等于9的高k绝缘材料。
可选地，该高k绝缘材料包括以下中的至少一种：
Al2O3，HfO2，ZrO2，TiO2，Y2O3，La2O3，HfSiO4，LaAlO3，BaTiO3，SrTiO3，LaLuO3，CaCu3Ti4O12。
也就是说，在该叠层结构120中，该电介质层可以是一种绝缘材料，也可以是多种绝缘材料的组合或者叠层，且包含至少一种相对介电常数大于或者等于9的high-k材料，包括Al2O3，HfO2，ZrO2，TiO2，Y2O3，La2O3，HfSiO4，LaAlO3，BaTiO3，SrTiO3，LaLuO3，CaCu3Ti4O12。具体绝缘材料和层厚可根据电容器的容值、频率特性、损耗等需求来调整。当然，该电介质层还可以包括一些其他的绝缘材料，本申请实施例对此不作限定。
可选地，该第二阈值为4.9eV。即在该叠层结构120中，该n层导电层中每层导电层包括至少一种功函数大于或者等于4.9eV的高功函数导电材料。
可选地，该高功函数导电材料包括以下中的至少一种：铂、铱、镍、金、钴、铑，锇，铍，钯，硅化铂，硅化铱，硅化镍，硅化金，硅化钴，硅化铑，硅化锇，硅化铍，硅化钯。
可选地，该n层导电层中每层导电层还包括以下中的至少一种：用作黏附层和/或阻挡层的导电材料，用于增加导电层厚度的金属钨和/或铜。
也就是说，在该叠层结构120中，该导电层可以是一种导电材料，也可以是多种导电材料的组合或者叠层，且至少包含一种功函数大于4.9eV的高功函数(high workfunction)导电材料，包括铂(Pt)、铱(Ir)、镍(Ni)、金(Au)、钴(Co)、铑(Rh)，锇(OS)，铍(Be)，钯(Pd)以及上述材料的硅化物。该高功函数导电材料与电介质层直接接触。该导电层还可以包含用作黏附层和/或阻挡层的导电材料，包括TiN、TaN、TiAlN、TaSiN、TaCN、Ru、RuO2、IrO2、PtOx。该导电层还可以包含低电阻率的钨(W)和铜(Cu)，用于增加导电层厚度，进一步降低电阻。
可选地，在本申请实施例中，该第一电极130通过至少一个第一通孔结构20电连接至设置于该第一沟槽10内的该n层导电层中的所有奇数层导电层。当然，该第一电极130也可以通过一个金属互联结构电连接至设置于该第一沟槽10内的该n层导电层中的所有奇数层导电层，本申请实施例对此不作限定。
需要说明的是，该至少一个第一通孔结构20内设置与该第一电极130相同的材料，从而可以实现该第一电极130与设置于该第一沟槽10内的该n层导电层中的所有奇数层导电层电连接的目的。当然，该至少一个第一通孔结构20内也可以设置其他的导电材料，以实现该第一电极130与设置于该第一沟槽10内的该n层导电层中的所有奇数层导电层电连接的目的。
应理解，该至少一个第一通孔结构20的形状和数量可以根据该电容器100的制作工艺具体确定，本申请实施例对此不作限定。
可选地，在本申请实施例中，该第二电极140通过至少一个第二通孔结构30电连接至设置于该第一沟槽10内的该n层导电层中的偶数层导电层。当然，该第二电极140也可以通过一个金属互联结构电连接至设置于该第一沟槽10内的该n层导电层中的偶数层导电层，本申请实施例对此不作限定。
需要说明的是，该至少一个第二通孔结构30内设置与该第二电极140相同的材料，从而可以实现该第二电极140与设置于该第一沟槽10内的该n层导电层中的偶数层导电层电连接的目的。当然，该至少一个第二通孔结构30内也可以设置其他的导电材料，以实现该第二电极140与设置于该第一沟槽10内的该n层导电层中的偶数层导电层电连接的目的。
应理解，该至少一个第二通孔结构30的形状和数量可以根据该电容器100的制作工艺具体确定，本申请实施例对此不作限定。
可选地，在本申请实施例中，该第三电极180也可以通过至少一个第三通孔结构50电连接至设置于该第二沟槽40内的该n层导电层中的所有奇数层导电层。该第四电极190也可以通过至少一个第四通孔结构60电连接至设置于该第二沟槽40内的该n层导电层中的所有偶数层导电层。
需要说明的是，该至少一个第三通孔结构50和该至少一个第四通孔结构60的具体设置方式可以参考第一通孔结构20或者第二通孔结构30，在此不再赘述。
可选地，该叠层结构120设置有台阶结构，该至少一个第一通孔结构20设置于该台阶结构上，以使该第一电极130通过该至少一个第一通孔结构20与该n层导电层中的所有奇数层导电层电连接；该至少一个第二通孔结构30也设置于该台阶结构上，以使该第二电极140通过该至少一个第二通孔结构30与该n层导电层中的所有偶数层导电层电连接。该第三通孔结构50和该第四通孔结构60的设置与该第一通孔结构20和该第二通孔结构30类似。
需要说明的是，该台阶结构的设置，便于不同导电层之间的连接隔离。
可选地，在本申请实施例中，该电容器100还包括：衬底绝缘层150，设置于该叠层结构120和该衬底110之间。
可选地，该衬底绝缘层150的材料可以是硅的氧化物，也可以是硅的氮化物。
可选地，在本申请实施例中，假设m＝2，n＝3，即，叠层结构120可以包括3层导电层，例如图1和图2中示出的第一导电层121、第二导电层122和第三导电层123，以及2层电介质层，例如图1和图2中示出的第一电介质层124和第二电介质层125。
需要说明的是，m＝2，n＝3仅仅只是示例，在本申请实施例中，n可以是大于或者等于2的整数，例如5，10等，本申请实施例对比不作限定。
可选地，如图1所示，该第一导电层121设置在该衬底110上方、该第一沟槽10和该第二沟槽40内；该第二导电层122设置在该衬底110上方、该第一沟槽10和该第二沟槽40内，并且该第二导电层122设置于该第一导电层121的上方；该第一电介质层124设置于该第一导电层121与该第二导电层122之间，以将该第一导电层121与该第二导电层122隔离；该第三导电层123设置在该衬底110上方、该第一沟槽10和该第二沟槽40内，并且该第三导电层123设置于该第二导电层122的上方；该第二电介质层125设置于该第二导电层122与该第三导电层123之间，以将该第二导电层122与该第三导电层123隔离。
需要注意的是，如图1所示，设置于该第一沟槽10内的叠层结构120与设置于该第二沟槽40内的叠层结构120共用第一导电层121，其他导电层和电介质层不连接。
可选地，如图2所示，该第一导电层121设置在该衬底110上方、该第一沟槽10和该第二沟槽40内；该衬底绝缘层150设置在该衬底110与该第一导电层121之间；该第二导电层122设置在该衬底110上方、该第一沟槽10和该第二沟槽40内，并且该第二导电层122设置于该第一导电层121的上方；该第一电介质层124设置于该第一导电层121与该第二导电层122之间，以将该第一导电层121与该第二导电层122隔离；该第三导电层123设置在该衬底110上方、该第一沟槽10和该第二沟槽40内，并且该第三导电层123设置于该第二导电层122的上方；该第二电介质层125设置于该第二导电层122与该第三导电层123之间，以将该第二导电层122与该第三导电层123隔离。
需要注意的是，如图2所示，设置于该第一沟槽10内的叠层结构120与设置于该第二沟槽40内的叠层结构120共用第一导电层121，其他导电层和电介质层不连接。
需要说明的是，在该衬底110与该第一导电层121之间设置该衬底绝缘层150可以起到电隔离该衬底110与该第一导电层121的作用，从而，避免衬底110影响叠层结构120。
可选地，该电容器100还包括：刻蚀停止层160和层间介质层170。具体地，如图1和图2所示，该刻蚀停止层160设置在该衬底110和该第三导电层123的上方；该层间介质层170设置于该刻蚀停止层160的上表面。
可选地，在一些实施例中，该第一电极130、该第二电极140、该第三电极180、该第四电极190可以由一个电极层形成，该电极层设置于该叠层结构120和该衬底110的上方，且该电极层包括相互分离的第一导电区域、第二导电区域和第三导电区域，该第一导电区域形成该第一电极130(该第三电极180)，该第二导电区域形成该第二电极140，该第三导电区域形成该第四电极190。也即，该第一电极130(该第三电极180)、该第二电极140和该第四电极190可以通过一次刻蚀形成，减少了刻蚀步骤。
具体地，如图1和图2所示，该电极层设置于层间介质层170的上方，且该第一电极130通过第一通孔结构20电连接至该第一沟槽10内的该第一导电层121和该第三导电层123，该第二电极140通过第二通孔结构30电连接至该第一沟槽10内的该第二导电层122，该第三电极180通过第三通孔结构50电连接至该第二沟槽40内的该第一导电层121和该第三导电层123，该第四电极190通过第四通孔结构60电连接至该第二沟槽40内的该第二导电层122。
具体地，该第一通孔结构20设置于该层间介质层170内，且贯穿该刻蚀停止层160，与该电极层相同的材料设置于该第一通孔结构20内，以使该第一电极130通过第一通孔结构20电连接至该第一沟槽10内的该第一导电层121和该第三导电层123；该第二通孔结构30设置于该层间介质层170内，且贯穿该刻蚀停止层160，与该电极层相同的材料设置于该第二通孔结构30内，以使该第二电极140通过第二通孔结构30电连接至该第一沟槽10内的该第二导电层122；该第三通孔结构50设置于该层间介质层170内，且贯穿该刻蚀停止层160，与该电极层相同的材料设置于该第三通孔结构50内，以使该第三电极180通过第三通孔结构50电连接至该第二沟槽40内的该第一导电层121和该第三导电层123；该第四通孔结构60设置于该层间介质层170内，且贯穿该刻蚀停止层160，与该电极层相同的材料设置于该第四通孔结构60内，以使该第四电极190通过第四通孔结构60电连接至该第二沟槽40内的该第二导电层122。
需要说明的是，该刻蚀停止层160相对于该层间介质层170更耐刻蚀，在刻蚀通孔结构时，可以将通孔结构的底部停留在不同深度的刻蚀停止层上，再利用干法或者湿法工艺去除通孔结构底部露出的部分刻蚀停止层160，以使通孔结构贯穿该刻蚀停止层160。例如，该层间介质层170的材料为二氧化硅，该刻蚀停止层160的材料为氮化硅。
因此，设置该刻蚀停止层可以更好地控制刻蚀进程，以形成通孔结构。
可选地，该层间介质层170的材料可以是有机的聚合物材料，包括聚酰亚胺(Polyimide)，帕里纶(Parylene)，苯并环丁烯(BCB)等；也可以是一些无机材料，包括旋转涂布玻璃(Spin on glass，SOG)，未掺杂硅玻璃(Undoped Silicon Glass，USG)，硼硅玻璃(boro-silicate glass，BSG)，磷硅玻璃(phospho-silicate glass，PSG)，硼磷硅玻璃(boro-phospho-silicate glass，BPSG)，由四乙氧基硅烷(Tetraethyl Orthosilicate，TEOS)合成的硅氧化物，硅的氧化物、氮化物，陶瓷；还可以是上述材料的组合。
在具体实现上，在如图1和图2所示的电容器100中(n＝3)，设置有第一沟槽10和第二沟槽40，在该第一沟槽10内，该第一导电层121、该第一电介质层124和该第二导电层122可以构成电容器A(电容C1)，该第二导电层122、该第二电介质层125和该第三导电层123可以构成电容器B(电容C2)，该电容器A和该电容器B并联，该电容器A和该电容器B并联的等效电容为Ci＝C1+C2；在该第二沟槽40内，该第一导电层121、该第一电介质层124和该第二导电层122可以构成电容器C(电容C3)，该第二导电层122、该第二电介质层125和该第三导电层123可以构成电容器D(电容C4)，该电容器C和该电容器D并联，该电容器C和该电容器D并联的等效电容为Cj＝C3+C4；因此，该电容器100的电容C可以是该等效电容Ci和该等效电容为Cj串联之后的电容。
可选地，在一些实施例中，该第一电极130设置于该衬底110下方，以及该第二电极140设置于该叠层结构120和该衬底110的上方。可选地，该第三电极180与该第一电极130为同一电极，该第四电极190也设置于该叠层结构120和该衬底110的上方。
可选地，假设m＝2，n＝3，即，叠层结构120可以包括3层导电层，例如图3中示出的第一导电层121、第二导电层122和第三导电层123，以及2层电介质层，例如图3中示出的第一电介质层124和第二电介质层125。
需要说明的是，m＝2，n＝3仅仅只是示例，在本申请实施例中，n可以是大于或者等于2的整数，例如5，10等，本申请实施例对比不作限定。
可选地，如图3所示，该第一导电层121设置在该衬底110上方、该第一沟槽10和该第二沟槽40内；该第二导电层122设置在该衬底110上方、该第一沟槽10和该第二沟槽40内，并且该第二导电层122设置于该第一导电层121的上方；该第一电介质层124设置于该第一导电层121与该第二导电层122之间，以将该第一导电层121与该第二导电层122隔离；该第三导电层123设置在该衬底110上方、该第一沟槽10和该第二沟槽40内，并且该第三导电层123设置于该第二导电层122的上方；该第二电介质层125设置于该第二导电层122与该第三导电层123之间，以将该第二导电层122与该第三导电层123隔离。
需要注意的是，如图3所示，设置于该第一沟槽10内的叠层结构120与设置于该第二沟槽40内的叠层结构120共用第一导电层121，其他导电层和电介质层不连接。
应理解，在图3所示的电容器中，该刻蚀停止层160和该层间介质层170设置与图1和图2所示的电容器的设置相同，在此不再赘述。
可选地，如图3所示，在该层间介质层170上方设置有电极层，且该电极层包括相互分离的第一导电区域、第二导电区域和第三导电区域，该第一导电区域通过第一通孔结构20电连接至该第一沟槽10内的该第一导电层121和该第三导电层123，以及该第一导电区域通过第三通孔结构50电连接至该第二沟槽40内的该第一导电层121和该第三导电层123；该第二导电区域形成该第二电极140，以及该第三导电区域形成该第四电极190。该第一电极130(该第三电极180)设置于该衬底110的下方，且该第一电极130(该第三电极180)通过衬底110电连接至该第一导电层121，以及该第一电极130(该第三电极180)通过该衬底110、该第一导电层121和该第一导电区域电连接至该第三导电层123。该第二电极140设置于层间介质层170的上方，该第二电极140通过第二通孔结构30电连接至该第一沟槽10内的该第二导电层122。该第四电极190设置于层间介质层170的上方，该第四电极190通过第四通孔结构60电连接至该第二沟槽40内的该第二导电层122。
具体地，该第一通孔结构20设置于该层间介质层170内，且贯穿该刻蚀停止层160，与该电极层相同的材料设置于该第一通孔结构20内，以使该第一导电区域通过第一通孔结构20电连接至该第一导电层121和该第三导电层123；该第二通孔结构30设置于该层间介质层170内，且贯穿该刻蚀停止层160，与该第二电极140相同的材料设置于该第二通孔结构30内，以使该第二电极140通过第二通孔结构30电连接至该第二导电层122；该第三通孔结构50设置于该层间介质层170内，且贯穿该刻蚀停止层160，与该电极层相同的材料设置于该第三通孔结构50内，以使该第一导电区域通过第三通孔结构50电连接至该第二沟槽40内的该第一导电层121和该第三导电层123；该第四通孔结构60设置于该层间介质层170内，且贯穿该刻蚀停止层160，与该电极层相同的材料设置于该第四通孔结构60内，以使该第四电极190通过第四通孔结构60电连接至该第二沟槽40内的该第二导电层122。
需要说明的是，该刻蚀停止层160相对于该层间介质层170更耐刻蚀，在刻蚀通孔结构时，可以将通孔结构的底部停留在不同深度的刻蚀停止层上，再利用干法或者湿法工艺去除通孔结构底部露出的部分刻蚀停止层160，以使通孔结构贯穿该刻蚀停止层160。例如，该层间介质层170的材料为二氧化硅，该刻蚀停止层160的材料为氮化硅。
因此，设置该刻蚀停止层可以更好地控制刻蚀进程，以形成通孔结构。
需要说明的是，在如图3所示的电容器100中，该衬底110可以是高掺杂、低电阻率硅晶圆。
在具体实现上，在如图3所示的电容器100中(n＝3)，设置有第一沟槽10和第二沟槽40，在该第一沟槽10内，该第一导电层121、该第一电介质层124和该第二导电层122可以构成电容器A(电容C1)，该第二导电层122、该第二电介质层125和该第三导电层123可以构成电容器B(电容C2)，该电容器A和该电容器B并联，该电容器A和该电容器B并联的等效电容为Ci＝C1+C2；在该第二沟槽40内，该第一导电层121、该第一电介质层124和该第二导电层122可以构成电容器C(电容C3)，该第二导电层122、该第二电介质层125和该第三导电层123可以构成电容器D(电容C4)，该电容器C和该电容器D并联，该电容器C和该电容器D并联的等效电容为Cj＝C3+C4；因此，该电容器100的电容C可以是该等效电容Ci和该等效电容为Cj串联之后的电容。
可选地，在本申请实施例中，设置于该第一沟槽10内的叠层结构120与设置于该第二沟槽40内的叠层结构120也可以不同，即设置于该第一沟槽10内的叠层结构120与设置于该第二沟槽40内的叠层结构120可以对应不同的m和n值。
因此，在本申请实施例提供的电容器中，采用导电层与电介质层交替堆叠的叠层结构，并设置在衬底上方和沟槽内，能够在较小器件尺寸的情况下得到较大的电容值，从而能够提高电容器的容值密度。更进一步地，在叠层结构中，每层电介质层包括至少一种相对介电常数k大于或者等于第一阈值的高k绝缘材料，以及每层导电层包括至少一种功函数大于或者等于第二阈值的高功函数导电材料，从而能够提升电容器的性能。
以上描述了本申请实施例的电容器，下面描述本申请实施例的制备电容器的方法。本申请实施例的制备电容器的方法可以制备前述本申请实施例的电容器，下述实施例和前述实施例中的相关描述可以相互参考。
以下，结合图4至图5，详细介绍本申请实施例的电容器的制作方法。
应理解，图4和图5是本申请实施例的电容器的制作方法的示意性流程图，但这些步骤或操作仅是示例，本申请实施例还可以执行其他操作或者图4和图5中的各个操作的变形。
图4示出了根据本申请实施例的电容器的制作方法200的示意性流程图。应理解，图4是以同时刻蚀第一沟槽10和第二沟槽40、并在第一沟槽10和第二沟槽40内制备叠层结构120，以及同时制备第一电极130、第二电极140、第三电极180和第四电极190为例进行说明。当然，在本申请实施例中，也可以仅刻蚀第一沟槽10、在第一沟槽10内制备叠层结构120，以及制备第一电极130和第二电极140，其具体制备方法只需要在方法200中省去关于第二沟槽40和第二沟槽40对应的电极的相关描述。
具体地，如图4所示，该电容器的制作方法200包括：
步骤201，在衬底上制备第一沟槽和第二沟槽，该第一沟槽和该第二沟槽自该衬底的上表面向下进入该衬底。
需要说明的是，该第一沟槽和该第二沟槽的深度小于该衬底的厚度。也即该第一沟槽和该第二沟槽未贯穿该衬底。
可选地，可以使用曝光显影，结合干法刻蚀或湿法腐蚀的半导体加工工艺对该衬底110进行处理，以在该衬底中形成该第一沟槽10和该第二沟槽40。也可以使用激光打孔、纳米压印对该衬底110进行处理，以在该衬底中形成该第一沟槽10和该第二沟槽40。
可选地，该衬底110可以为硅晶圆，包括单晶硅、多晶硅、不定形硅。该衬底110也可以是别的半导体衬底，包括SO1晶圆，碳化硅(SiC)、氮化镓(GaN)、砷化镓(GaAs)等III-V族元素的化合物半导体晶圆；或者是玻璃衬底；或者是有机聚合物衬底。
优选地，该第一沟槽10和该第二沟槽40具有高深宽比(High aspect ratio)。
具体地，首先，对如图5a所示的衬底110进行处理，以在该衬底110中形成该第一沟槽10和该第二沟槽40，如图5b所示。
步骤202，在该衬底上方、该第一沟槽和该第二沟槽内制备叠层结构，该叠层结构包括m层电介质层和n层导电层，该m层电介质层和该n层导电层形成导电层与电介质层彼此相邻的结构，以使该m层电介质层中相应的电介质层将该n层导电层彼此电隔离，并且，该m层电介质层中的每层电介质层包括至少一种相对介电常数k大于或者等于第一阈值的高k绝缘材料，该n层导电层中每层导电层包括至少一种功函数大于或者等于第二阈值的高功函数导电材料，m和n为正整数。
需要说明的是，位于该第二沟槽内的该叠层结构与位于该第一沟槽内的该叠层结构之间不存在电连接的导电层，或者，位于该第二沟槽内的该叠层结构与位于该第一沟槽内的该叠层结构之间存在部分电连接的导电层。
可选地，该m＝2，n＝3，即该叠层结构120包括：第一导电层121、第二导电层122、第三导电层123、第一电介质层124和第二电介质层125。
具体地，首先，在如图5b所示的结构中，在该衬底110上表面、该第一沟槽10和该第二沟槽40内表面沉积导电材料，以形成该第一导电层121，如图5c所示。接着，在该第一导电层121上表面和内表面沉积绝缘材料，以形成该第一电介质层124，如图5d所示。然后，在该第一电介质层124上表面和内表面沉积导电材料，以形成该第二导电层122，如图5e所示。再然后，在该第二导电层122上表面和内表面沉积绝缘材料，以形成该第二电介质层125，如图5f所示。再然后，在该第二电介质层125上表面和内表面沉积导电材料，以形成该第三导电层123，如图5g所示。最后，对该第二导电层122、该第三导电层123、该第一电介质层124和该第二电介质层125进行多步光刻处理，以形成台阶结构，并露出该第一导电层121和该第二导电层122的上表面，如图5h所示。
应理解，经过多步光刻处理之后，被留下的该第二导电层122、该第三导电层123、该第一电介质层124和该第二电介质层125的图案形状可根据电容规格需求来设计，这里不再展开叙述。
可选地，可以通过原子层沉积(Atomic layer deposition，ALD)、化学气相沉积(CVD)等方式，沉积该第一导电层121、该第二导电层122和该第三导电层123。同样，也可以通过原子层沉积(Atomic layer deposition，ALD)、化学气相沉积(CVD)等方式，沉积该第一电介质层124和该第二电介质层125。
需要说明的是，该m层电介质层中的不同层电介质层的沉积工艺可以相同，也可以不同，本申请实施例对此不作限定。同理，该n层导电层中的不同层导电层的沉积工艺可以相同，也可以不同，本申请实施例对此不作限定。
可选地，该第一导电层121通过其所包括的高功函数导电材料与该第一电介质层124直接接触。同理，该第二导电层122通过其所包括的高功函数导电材料与该第一电介质层124和该第二电介质125直接接触，该第三导电层123通过其所包括的高功函数导电材料与该第二电介质125直接接触。
可选地，该第一阈值为9。即该第一电介质层124和该第二电介质125包括至少一种相对介电常数k大于或者等于9的高k绝缘材料。
可选地，该高k绝缘材料包括以下中的至少一种：
Al2O3，HfO2，ZrO2，TiO2，Y2O3，La2O3，HfSiO4，LaAlO3，BaTiO3，SrTiO3，LaLuO3，CaCu3Ti4O12。
也就是说，该第一电介质层124和/或该第二电介质125可以是一种绝缘材料，也可以是多种绝缘材料的组合或者叠层，且包含至少一种相对介电常数大于或者等于9的high-k材料，包括Al2O3，HfO2，ZrO2，TiO2，Y2O3，La2O3，HfSiO4，LaAlO3，BaTiO3，SrTiO3，LaLuO3，CaCu3Ti4O12。具体绝缘材料和电介质层厚度可根据电容器的容值、频率特性、损耗等需求来调整。当然，该第一电介质层124和/或该第二电介质125还可以包括一些其他的绝缘材料，本申请实施例对此不作限定。
可选地，该第二阈值为4.9eV。即该第一导电层121、该第二导电层122和该第三导电层123包括至少一种功函数大于或者等于4.9eV的高功函数导电材料。
可选地，该高功函数导电材料包括以下中的至少一种：铂、铱、镍、金、钴、铑，锇，铍，钯，硅化铂，硅化铱，硅化镍，硅化金，硅化钴，硅化铑，硅化锇，硅化铍，硅化钯。
可选地，该第一导电层121和/或该第二导电层122和/或该第三导电层123还包括以下中的至少一种：用作黏附层和/或阻挡层的导电材料，用于增加导电层厚度的金属钨和/或铜。
也就是说，该第一导电层121和/或该第二导电层122和/或该第三导电层123可以是一种导电材料，也可以是多种导电材料的组合或者叠层，且至少包含一种功函数大于4.9eV的高功函数(high work function)导电材料，包括铂(Pt)、铱(Ir)、镍(Ni)、金(Au)、钴(Co)、铑(Rh)，锇(OS)，铍(Be)，钯(Pd)以及上述材料的硅化物。该高功函数导电材料与电介质层直接接触。该第一导电层121和/或该第二导电层122和/或该第三导电层123还可以包含用作黏附层和/或阻挡层的导电材料，包括TiN、TaN、TiAlN、TaSiN、TaCN、Ru、RuO2、IrO2、PtOx。该第一导电层121和/或该第二导电层122和/或该第三导电层123还可以包含低电阻率的钨(W)和铜(Cu)，用于增加导电层厚度，进一步降低电阻。具体导电材料和导电层厚度可根据电容器的容值、频率特性、损耗等需求来调整。
需要说明的是，该m层电介质层中的不同层电介质层的材料可以相同，也可以不同，本申请实施例对此不作限定。同理，该n层导电层中的不同层导电层的材料可以相同，也可以不同，本申请实施例对此不作限定。
步骤203，制备第一电极、第二电极、第三电极和第四电极，该第一电极电连接至位于该第一沟槽内的该n层导电层中的所有奇数层导电层，该第二电极电连接至位于所述第一沟槽内的该n层导电层中的偶数层导电层，该第三电极电连接至位于该第二沟槽内的该n层导电层中的所有奇数层导电层，该第四电极电连接至位于该第二沟槽内的该n层导电层中的偶数层导电层。
可选地，该第三电极180与该第一电极130为同一电极，且该第四电极190与该第二电极140为同一电极。即设置于该第一沟槽10内的叠层结构120所形成的等效电容与设置于该第二沟槽40内的叠层结构120所形成的等效电容并联连接。
可选地，该第三电极180与该第一电极130为不同的电极，且该第四电极190与该第二电极140为同一电极。即设置于该第一沟槽10内的叠层结构120所形成的等效电容与设置于该第二沟槽40内的叠层结构120所形成的等效电容串联连接。
可选地，该第三电极180与该第一电极130为同一电极，且该第四电极190与该第二电极140为不同的电极。即设置于该第一沟槽10内的叠层结构120所形成的等效电容与设置于该第二沟槽40内的叠层结构120所形成的等效电容串联连接。
可选地，该第三电极180与该第一电极130为不同的电极，且该第四电极190与该第二电极140也为不同的电极。即设置于该第一沟槽10内的叠层结构120所形成的等效电容与设置于该第二沟槽40内的叠层结构120所形成的等效电容为两个独立电容。
具体地，基于上述步骤201-203可以制备如图1、图2和图3所示的电容器。
应理解，步骤201-203中所述各材料层的上表面是指该材料层与衬底上表面基本平行的表面，而各材料层的内表面是指位于沟槽内材料层的上表面，上表面和内表面可以视为一个整体。
可选地，在一些实施例中，该方法200还包括：
制备至少一个第一通孔结构20，以使该第一电极130通过该至少一个第一通孔结构20电连接至位于该第一沟槽10内的该n层导电层中的所有奇数层导电层。
可选地，在一些实施例中，该方法200还包括：
制备至少一个第二通孔结构30，以使该第二电极140通过至少一个第二通孔结构30电连接至位于该第一沟槽10内的该n层导电层中的所有偶数层导电层。
可选地，在一些实施例中，该方法200还包括：
制备至少一个第三通孔结构50，以使该第三电极180通过该至少一个第三通孔结构50电连接至位于该第二沟槽40内的该n层导电层中的所有奇数层导电层。
可选地，在一些实施例中，该方法200还包括：
制备至少一个第四通孔结构60，以使该第四电极190通过至少一个第四通孔结构60电连接至位于该第二沟槽40内的该n层导电层中的所有偶数层导电层。
可选地，在一些实施例中，该方法200还包括：
制备互联结构，以使位于该第一沟槽10内的该n层导电层中的所有奇数层导电层电连接至该第一电极130，和/或，位于该第一沟槽10内的该n层导电层中的所有偶数层导电层电连接至该第二电极140，和/或，位于该第二沟槽40内的该n层导电层中的所有奇数层导电层电连接至该第三电极180，和/或，位于该第二沟槽40内的该n层导电层中的所有偶数层导电层电连接至该第四电极190。
可选地，在一些实施例中，该方法300还包括：
在该衬底和该叠层结构上方沉积刻蚀停止层160，以及在该蚀停止层160上方沉积层间介质层170。
具体地，在如图5h所示的结构中，首先，在该第一导电层121、该第二导电层122和该第三导电层123的上表面沉积刻蚀停止层160，如图5i所示。然后，在该刻蚀停止层160的上表面沉积该层间介质层170，如图5j所示。
可选地，该层间介质层170的材料可以是有机的聚合物材料，包括聚酰亚胺(Polyimide)，帕里纶(Parylene)，苯并环丁烯(BCB)等；也可以是一些无机材料，包括SOG，USG，BSG，PSG，BPSG，由TEOS合成的硅氧化物，硅的氧化物、氮化物，陶瓷；还可以是上述材料的组合。
可选地，作为一个实施例，上述步骤203具体可以包括：
在该叠层结构和该衬底的上方制备该电极层，且该电极层包括相互分离的第一导电区域、第二导电区域和第三导电区域，该第一导电区域形成该第一电极和该第三电极，该第二导电区域形成该第二电极，该第三导电区域形成该第四电极。
具体地，在如图5j所示的结构中，首先，采用深反应离子刻蚀对该层间介质层170进行刻蚀处理，以形成至少一个第一通孔结构20、至少一个第二通孔结构30、至少一个第三通孔结构50和至少一个第四通孔结构60。此时，该通孔结构的底部停留在该刻蚀停止层160上。接着，利用干法或者湿法工艺去除通孔结构底部露出的部分该刻蚀停止层160，以在该第一通孔结构20底部露出位于该第一沟槽10内的该第一导电层121和该第三导电层123，在该第二通孔结构30底部露出位于该第一沟槽10内的该第二导电层122，在该第三通孔结构50底部露出位于该第二沟槽40内的该第一导电层121和该第三导电层123，在该第四通孔结构60底部露出位于该第二沟槽40内的该第二导电层122，如图5k所示。然后，在各个通孔结构内沉积导电材料，如图5l所示。最后，在该层间介质层170上表面沉积电极层，并对该电极层进行光刻处理，以形成相互分离的第一导电区域、第二导电区域和该第三导电区域，该第一导电区域形成该第一电极130和该第三电极180，该第二导电区域形成该第二电极140，该第三导电区域形成该第四电极190，从而，制备如图1所示的电容器100。
需要说明的是，在通孔结构内沉积的导电材料可以是与该电极层相同的材料，当然，也可以不同，本申请实施例对此不作限定。
还需要说明的是，该刻蚀停止层160相对于该层间介质层170更耐刻蚀，在刻蚀通孔结构时，可以将通孔结构的底部停留在不同深度的刻蚀停止层160上，再利用干法或者湿法工艺去除通孔结构底部露出的部分刻蚀停止层160，以使通孔结构贯穿该刻蚀停止层160。例如，该层间介质层170的材料为二氧化硅，该刻蚀停止层160的材料为氮化硅。
因此，设置该刻蚀停止层可以更好地控制刻蚀进程，以形成通孔结构。
可选地，作为另一个实施例，上述步骤203具体可以包括：
在该衬底下方制备第一电极和第三电极，以及
在该叠层结构和该衬底的上方制备第二电极和第四电极。
具体地，在如图5l所示的结构中，首先，在该层间介质层170上表面沉积电极材料，并进行光刻处理，以形成相互分离的第一导电区域、第二导电区域和第三导电区域，并且，该第一导电区域通过第一通孔结构20电连接至位于该第一沟槽10内的该第一导电层121和该第三导电层123，以及该第一导电区域通过第三通孔结构50电连接至位于该第二沟槽40内的该第一导电层121和该第三导电层123；该第二导电区域形成该第二电极140；该第三导电区域形成该第四电极190，如图5m所示。然后，在衬底110下方沉积电极材料，以形成该第一电极130和该第三电极180，从而，制备如图3所示的电容器100。
也就是说，该第一电极130(该第三电极180)可以通过衬底110电连接至该第一导电层121，以及该第一电极130(该第三电极180)通过该衬底110、该第一导电层121和该第一导电区域电连接至该第三导电层123。也即该第一电极130(该第三电极180)电连接该第一沟槽10和该第二沟槽40内的该第一导电层121和该第三导电层123。
应理解，该刻蚀停止层的作用可以参考制备如图1所示的电容器100的相关描述，在此不再赘述。
需要说明的是，在制备如图3所示的电容器100时，该衬底110可以是高掺杂、低电阻率硅晶圆。
可选地，在本申请一些实施例中，在制备该叠层结构之前，该方法200还包括：在该衬底上表面和该沟槽内表面沉积衬底绝缘层。即在步骤202之前，在该衬底上表面、该第一沟槽和该第二沟槽内表面沉积衬底绝缘层。此时，步骤202可以是在该衬底绝缘层上表面和内表面制备该叠层结构。
具体地，在如图5b所示的结构中，在衬底110的上表面、该第一沟槽10和该第二沟槽40的内表面沉积绝缘材料，以形成该衬底绝缘层150，如图5n所示。然后，在该衬底绝缘层150上表面和内表面制备该叠层结构120。后续制备该叠层结构120、第一电极130、第二电极140、第三电极180、第四电极190、刻蚀停止层160和层间介质层170流程与制备如图1所示的电容器100的流程一致，从而，制备如图2所示的电容器100。
具体地，在衬底110的上表面、第一沟槽10和第二沟槽40的内表面生长或沉积一层绝缘材料，以形成该衬底绝缘层150。例如，使用热氧化的工艺，生长一层二氧化硅，以形成该衬底绝缘层150。又例如，使用CVD工艺，沉积一层氧化硅、氮化硅或氮氧化硅，以形成该衬底绝缘层150。再例如，使用ALD工艺，沉积一层氧化铝、氧化硅或氮化硅，以形成该衬底绝缘层150。可以单独使用上述某一种工艺，生长或沉积某一种材料；也可以使用一种或多种工艺，生长或沉积一种或多种材料。
因此，在本申请实施例提供的电容器的制作方法中，通过制备叠层结构的方式，可以得到包括较多导电层和电介质层的叠层结构，增大电容器的电容值。更进一步地，在叠层结构中，每层电介质层包括至少一种相对介电常数k大于或者等于第一阈值的高k绝缘材料，以及每层导电层包括至少一种功函数大于或者等于第二阈值的高功函数导电材料，从而能够提升电容器的性能。
下面结合一个具体地实施例对本申请的电容器的制作方法作进一步说明。为了便于理解，在该实施例中制作如图2所示的电容器。当然，利用该实施例中的电容器的制作方法还可以制作如图1和图3所示的电容器，只是在电极层、衬底绝缘层的设置等部分有所区别，为了简洁，在此不再赘述。
步骤一：选用单晶硅晶圆作为衬底。利用Bosch工艺，在衬底上加工出高深宽比的沟槽阵列。其中，单个沟槽宽1.2μm，长20μm，深25μm。沟槽与沟槽的间隔0.8μm。
步骤二：利用热氧化工艺，在沟槽表面生长150nm的氧化硅，作为衬底绝缘层。
步骤三：沉积电容膜层。
具体地，利用ALD工艺，沉积一层50nm TiN和一层10nm Pt的叠层作为第一导电层。
利用ALD工艺，沉积一层1.5nm Al2O3，一层12nm HfO2，一层1.5nm Al2O3的叠层作为第一电介质层。
利用ALD工艺，沉积一层25nm Pt作为第二导电层。
利用ALD工艺，沉积一层1.5nm Al2O3，一层12nm HfO2，一层1.5nm Al2O3的叠层作为第二电介质层。
先利用ALD工艺，沉积一层10nm Pt，一层25nm TiN；再利用CVD工艺，沉积一层300nm厚的W填满沟槽。上述导电材料叠层作为第三导电层。
步骤四：利用多步光刻工艺，形成台阶，露出第一、第二导电层，以形成叠层结构。
步骤五：利用CVD工艺，在台阶表面沉积一层氮化硅作为刻蚀停止层，沉积一层氧化硅作为层间介质层。
步骤六：利用光刻工艺，在各个台阶位置打开若干穿透层间介质层的导通孔。由于刻蚀停止层的材料相对于层间介质层更耐刻蚀，因此可以通过一个刻蚀步骤，将每个导通孔的底部停留在相应台阶的刻蚀停止层上。再利用干法或者湿法工艺去除导通孔底部露出的部分刻蚀停止层。
步骤七：在导通孔中沉积一层氮化钛并填充金属钨。最后利用表面平坦化工艺去除表面多余的导电材料和绝缘材料。
步骤八：利用PVD工艺，沉积一层金属铝，利用光刻形成第一电极和第二电极。该第一电极连通第一导电层和第三导电层，该第二电极连通第二导电层。
即基于上述步骤一至步骤八制备如图2所示的电容器100。
本领域普通技术人员可以意识到，以上结合附图详细描述了本申请的优选实施方式，但是，本申请并不限于上述实施方式中的具体细节，在本申请的技术构思范围内，可以对本申请的技术方案进行多种简单变型，这些简单变型均属于本申请的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本申请对各种可能的组合方式不再另行说明。
此外，本申请的各种不同的实施方式之间也可以进行任意组合，只要其不违背本申请的思想，其同样应当视为本申请所申请的内容。

Claims (15)

1.一种电容器，其特征在于，所述电容器包括：
衬底，包括相对设置的上表面和下表面；
第一沟槽，设置于所述衬底，并自所述上表面向下进入所述衬底；
叠层结构，设置在所述衬底上方和所述第一沟槽内，所述叠层结构包括m层电介质层和n层导电层，所述m层电介质层和所述n层导电层形成导电层与电介质层彼此相邻的结构，以使所述m层电介质层中相应的电介质层将所述n层导电层彼此电隔离，并且，所述m层电介质层中的每层电介质层包括至少一种相对介电常数k大于或者等于第一阈值的高k绝缘材料，所述n层导电层中每层导电层包括至少一种功函数大于或者等于第二阈值的高功函数导电材料，m和n为正整数；
第一电极，电连接至所述n层导电层中的所有奇数层导电层；
第二电极，电连接至所述n层导电层中的所有偶数层导电层;
其中，所述第一阈值为9，所述第二阈值为4.9eV；
所述电容器还包括刻蚀停止层和层间介质层，所述刻蚀停止层设置在所述衬底和所述n层导电层上方，所述层间介质层设置在所述刻蚀停止层的上表面，所述刻蚀停止层相对于所述层间介质层更耐刻蚀；
所述叠层结构设置有台阶结构，所述台阶结构上设置至少一个第一通孔结构，以使所述第一电极通过所述至少一个第一通孔结构与所述n层导电层中的所有奇数层导电层电连接；所述台阶结构上设置至少一个第二通孔结构，以使所述第二电极通过所述至少一个第二通孔结构与所述n层导电层中的所有偶数层导电层电连接；
所述电容器还包括电极层，所述电极层设置于所述叠层结构和所述衬底的上方，且所述电极层包括相互分离的第一导电区域和第二导电区域，所述第一导电区域形成所述第一电极，所述第二导电区域形成所述第二电极；
所述电容器还包括：第二沟槽、第三电极和第四电极，其中，
所述第二沟槽设置于所述衬底，并自所述上表面向下进入所述衬底；
所述叠层结构还设置于所述第二沟槽内，且设置于所述第二沟槽内的所述叠层结构与设置于所述第一沟槽内的所述叠层结构之间不存在电连接的导电层，或者，设置于所述第二沟槽内的所述叠层结构与设置于所述第一沟槽内的所述叠层结构之间存在部分电连接的导电层；
所述第三电极电连接至设置于所述第二沟槽内的所述n层导电层中的所有奇数层导电层，所述第四电极电连接至设置于所述第二沟槽内的所述n层导电层中的所有偶数层导电层；
其中，所述第三电极与所述第一电极为同一电极，且所述第四电极与所述第二电极为同一电极，设置于所述第一沟槽内的叠层结构所形成的等效电容与设置于所述第二沟槽内的叠层结构所形成的等效电容并联连接；或者，
所述第三电极与所述第一电极为同一电极，且所述第四电极与所述第二电极为不同的电极，设置于所述第一沟槽内的叠层结构所形成的等效电容与设置于所述第二沟槽内的叠层结构所形成的等效电容串联连接。
2.根据权利要求1所述的电容器，其特征在于，在所述叠层结构中，所述每层导电层通过其所包括的高功函数导电材料与所述电介质层直接接触。
3.根据权利要求1或2所述的电容器，其特征在于，所述高k绝缘材料包括以下中的至少一种：
Al2O3，HfO2，ZrO2，TiO2，Y2O3，La2O3，HfSiO4，LaAlO3，BaTiO3，SrTiO3，LaLuO3，CaCu3Ti4O12。
4.根据权利要求1或2所述的电容器，其特征在于，所述高功函数导电材料包括以下中的至少一种：
铂、铱、镍、金、钴、铑，锇，铍，钯，硅化铂，硅化铱，硅化镍，硅化金，硅化钴，硅化铑，硅化锇，硅化铍，硅化钯。
5.根据权利要求3所述的电容器，其特征在于，所述n层导电层中每层导电层还包括以下中的至少一种：
用作黏附层和/或阻挡层的导电材料，用于增加导电层厚度的金属钨和/或铜。
6.根据权利要求1或2所述的电容器，其特征在于，所述电容器还包括：
衬底绝缘层，设置于所述叠层结构和所述衬底之间。
7.根据权利要求1或2所述的电容器，其特征在于，所述电容器还包括：
互联结构，用于将所述n层导电层中的所有奇数层导电层电连接至所述第一电极，和/或，将所述n层导电层中的所有偶数层导电层电连接至所述第二电极。
8.根据权利要求7所述的电容器，其特征在于，
所述第一电极设置于所述衬底下方，以及
所述第二电极设置于所述叠层结构和所述衬底的上方。
9.一种电容器的制作方法，其特征在于，包括：
在衬底上制备第一沟槽，所述第一沟槽自所述衬底的上表面向下进入所述衬底；
在所述衬底上方和所述第一沟槽内制备叠层结构，所述叠层结构包括m层电介质层和n层导电层，所述m层电介质层和所述n层导电层形成导电层与电介质层彼此相邻的结构，以使所述m层电介质层中相应的电介质层将所述n层导电层彼此电隔离，并且，所述m层电介质层中的每层电介质层包括至少一种相对介电常数k大于或者等于第一阈值的高k绝缘材料，所述n层导电层中每层导电层包括至少一种功函数大于或者等于第二阈值的高功函数导电材料，m和n为正整数；
制备第一电极和第二电极，所述第一电极电连接至所述n层导电层中的所有奇数层导电层，所述第二电极电连接至所述n层导电层中的偶数层导电层；
在所述衬底和所述n层导电层上方制备刻蚀停止层，在所述刻蚀停止层的上表面制备层间介质层，所述刻蚀停止层相对于所述层间介质层更耐刻蚀，在所述层间介质层的上方制备电极层；
其中，所述第一阈值为9，所述第二阈值为4.9eV；
所述叠层结构设置有台阶结构，所述台阶结构上设置至少一个第一通孔结构，以使所述第一电极通过所述至少一个第一通孔结构与所述n层导电层中的所有奇数层导电层电连接；所述台阶结构上设置至少一个第二通孔结构，以使所述第二电极通过所述至少一个第二通孔结构与所述n层导电层中的所有偶数层导电层电连接；
所述电极层包括相互分离的第一导电区域和第二导电区域，所述第一导电区域形成所述第一电极，所述第二导电区域形成所述第二电极；
其中，所述制作方法还包括：
在所述衬底上制备第二沟槽，所述第二沟槽自所述衬底的上表面向下进入所述衬底；
在所述衬底上方和所述第二沟槽内制备所述叠层结构，且位于所述第二沟槽内的所述叠层结构与位于所述第一沟槽内的所述叠层结构之间不存在电连接的导电层，或者，位于所述第二沟槽内的所述叠层结构与位于所述第一沟槽内的所述叠层结构之间存在部分电连接的导电层；
制备第三电极和第四电极，所述第三电极电连接至位于所述第二沟槽内的所述n层导电层中的所有奇数层导电层，所述第四电极电连接至位于所述第二沟槽内的所述n层导电层中的偶数层导电层；
其中，所述第三电极与所述第一电极为同一电极，且所述第四电极与所述第二电极为同一电极，设置于所述第一沟槽内的叠层结构所形成的等效电容与设置于所述第二沟槽内的叠层结构所形成的等效电容并联连接；或者，
所述第三电极与所述第一电极为同一电极，且所述第四电极与所述第二电极为不同的电极，设置于所述第一沟槽内的叠层结构所形成的等效电容与设置于所述第二沟槽内的叠层结构所形成的等效电容串联连接。
10.根据权利要求9所述的制作方法，其特征在于，在所述叠层结构中，所述每层导电层通过其所包括的高功函数导电材料与所述电介质层直接接触。
11.根据权利要求9或10所述的制作方法，其特征在于，在制备所述叠层结构之前，所述制作方法还包括：
在所述衬底上表面和所述第一沟槽内表面沉积衬底绝缘层；
所述在所述衬底上方和所述第一沟槽内制备叠层结构，包括：
在所述衬底绝缘层上表面和内表面制备所述叠层结构。
12.根据权利要求9或10所述的制作方法，其特征在于，所述制作方法还包括：
制备至少一个第一通孔结构，以使所述第一电极通过所述至少一个第一通孔结构电连接至所述n层导电层中的所有奇数层导电层。
13.根据权利要求9或10所述的制作方法，其特征在于，所述制作方法还包括：
制备至少一个第二通孔结构，以使所述第二电极通过所述至少一个第二通孔结构电连接至所述n层导电层中的所有偶数层导电层。
14.根据权利要求9或10所述的制作方法，其特征在于，所述制作方法还包括：
制备互联结构，以使所述n层导电层中的所有奇数层导电层电连接至所述第一电极，和/或，所述n层导电层中的所有偶数层导电层电连接至所述第二电极。
15.根据权利要求14所述的制作方法，其特征在于，所述制备第一电极和第二电极，包括：
在所述衬底下方制备所述第一电极，以及
在所述叠层结构和所述衬底的上方制备所述第二电极。
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