CN111615750B - 双面电容器及其制作方法 - Google Patents

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Abstract

本申请实施例涉及双面电容器及其制造方法。该双面电容器包括：在SOI衬底的两个表面刻蚀深度未到达中间绝缘层的沟槽(105,106)以及深度超过中间绝缘层的沟槽结构(107,108)；在沟槽(105,106)以及沟槽(107,108)表面依次沉积绝缘电介质薄膜和导电材料，其中，需要去除沟槽(107,108)底部绝缘材料，在沟槽(107,108)中填充导电材料成为导电通道。SOI衬底的上层导电通道与上层绝缘且与下层导通；下层导电通道与下层绝缘且与上层导通。因此，本申请实施例的双面电容器不仅避免了刻蚀贯穿衬底的沟槽，使得整个结构机械强度更好，而且利用了SOI晶圆本身的衬底电容，从而电容更大。

Description

双面电容器及其制作方法
技术领域
本申请涉及电容器领域，尤其涉及双面电容器及其制作方法。
背景技术
近年来，随着各类电子设备中的IC模块集成度越来越高，且不断向多功能、高频率、低功耗、小型化发展，电路中的电磁环境变得越来越复杂。保证电路正常运转需要被动元件（电容、电感等）来滤除电磁噪声，稳定工作电压。在此背景下，市场上对于小尺寸、高容量、高精度、高可靠性的电容器产生了巨大的需求。
多层陶瓷电容（Multi-layer Ceramic Capacitor，MLCC）是当前市场上主流的贴片式电容产品。然而，由于其技术特点，制造超微型、超薄型MLCC的成本极为高昂，且制造技术仅掌握在少数公司手中。
自上世纪90年代以来，基于半导体晶圆加工技术的3D硅基电容器引起了人们广泛地研究兴趣。制造此类电容器需要先在高电阻率硅衬底上刻蚀出3D结构来增大表面积。接着，在3D结构表面依次制作电容的下电极、电介质层和上电极。
提高3D硅基电容器的电容密度有如下几个方向：一是改善刻蚀工艺，通过制作更高深宽比的3D结构来进一步增大表面积。然而在更高深宽比的结构中沉积导电材料和电介质材料的工艺难度也相应加大。二是减薄电介质厚度或使用高k电介质材料。前者不利于控制器件的漏电流，后者仍处于研究阶段，相关工艺尚未成熟。三是利用现有成熟的材料和工艺体系，在一个深孔或沟槽中，通过电介质和导电材料多层堆叠的方式制作2个或多个电容。最后通过电极互联将纵向的多个电容并联，以此达到成倍加大电容密度的目的。然而，制造多层电容器的步骤繁多，工艺流程复杂，成本高昂。
发明内容
本申请提供了一种双面电容器及其制作方法，避免刻蚀贯穿衬底的沟槽，使得整个结构机械强度更好，而且利用了SOI（Silicon-On-Insulator）衬底本身的衬底电容，增大电容。
第一方面，提供了一种双面电容器，包括：第一半导体层(101)、中间绝缘层(120)、第二半导体层(102)、第一绝缘层(109)、第二绝缘层(110)、第一电极层(113)以及第二电极层(114)。
具体地，所述中间绝缘层(120)设置在所述第一半导体层(101)和所述第二半导体层(102)之间；所述第一半导体层(101)中设置有第一沟槽(105)和第二沟槽(107)，所述第一沟槽(105)和所述第二沟槽(107)自所述第一半导体层(101)的上表面向下，所述第一沟槽(105)的深度小于所述第一半导体层(101)的厚度，所述第二沟槽(107)贯穿所述第一半导体层(101)和所述中间绝缘层(120)。
所述第二半导体层(102)中设置有第三沟槽(106)和第四沟槽(108)，所述第三沟槽(106)和所述第四沟槽(108)自所述第二半导体层(102)的下表面向上，所述第三沟槽(106)的深度小于所述第二半导体层(102)的厚度，所述第四沟槽(108)贯穿所述第二半导体层(102)和所述中间绝缘层(120)，所述第一沟槽(105)、所述第二沟槽(107)、所述第三沟槽(106)、以及所述第四沟槽(108)中任意两个沟槽之间不连通。
所述第一电极层(113)，设置在所述第一半导体层(101)上方、所述第一沟槽(105)内以及所述第二沟槽(107)内，所述第一电极层(113)与所述第一半导体层(101)之间设置有第一绝缘层(109)，以将所述第一沟槽(105)内的第一电极层(113)与所述第一半导体层(101)相隔离，并在所述第二沟槽(107)的底部断开以使得所述第一电极层(113)与所述第二半导体层(102)电连接。
所述第二电极层(114)，设置在所述第二半导体层(102)下方、所述第三沟槽(106)内以及所述第四沟槽(108)内，所述第二电极层(114)与所述第二半导体层(102)之间设置有第二绝缘层(110)，以将所述第三沟槽(106)内的第二电极层(114)与所述第二半导体层(102)相隔离，并在所述第四沟槽(108)的底部断开以使得所述第二电极层(114)与所述第一半导体层(101)电连接。
结合第一方面，在第一方面的一种实现方式中，所述第一沟槽(105)在所述第一半导体层(101)任意横截面上的宽度小于所述第二沟槽(107)的宽度；和/或，所述第三沟槽(106)在所述第二半导体层(102) 任意横截面上的宽度小于所述第四沟槽(108)的宽度。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述电容器还包括：第一钝化绝缘层(103)，设置在所述第一半导体层(101)与所述第一绝缘层(109)之间，所述第一沟槽(105)和所述第二沟槽(107)贯穿所述第一钝化绝缘层(103)；和/或，第二钝化绝缘层(104)，设置在所述第二半导体层(102)与所述第二绝缘层(110)之间，所述第三沟槽(106)和所述第四沟槽(108)贯穿所述第二钝化绝缘层(104)。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述第一钝化绝缘层(103)和/或所述第二钝化绝缘层(104)的材料为以下至少一种：硅的氧化物、硅的氮化物和聚合物。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述第一沟槽(105)的横截面与所述第二沟槽(107)的横截面的形状不同，和/或，所述第三沟槽(106)的横截面和所述第四沟槽(108)的横截面的形状不同。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述第一绝缘层(109)和/或第二绝缘层(110)包括以下至少一层：硅的氧化物层、硅的氮化物层、金属的氧化物层和金属的氮化物层。
结合第一方面及其上述实现方式，在第一方面的另一种实现方式中，所述第一电极层和/或所述第二电极层包括以下至少一层：重掺杂多晶硅、碳基材料、金属和氮化钛。
第二方面，提供了一种双面电容器的制造方法，该方法包括：提供一SOI衬底，其中，所述SOI衬底自上向下包括第一半导体层、中间绝缘层和第二半导体层；对所述第一半导体层进行刻蚀处理，形成第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽自所述第一半导体层上表面向下，所述第一沟槽的深度小于所述第一半导体层的厚度，所述第二沟槽贯穿所述第一半导体层和所述中间绝缘层。
所述方法还包括：对所述第二半导体层进行刻蚀处理，形成第三沟槽和第四沟槽，其中，所述第三沟槽和所述第四沟槽自所述第二半导体层的下表面向上，所述第三沟槽的深度小于所述第二半导体层的厚度，所述第四沟槽贯穿所述第二半导体层和所述中间绝缘层，所述第一沟槽、所述第二沟槽、所述第三沟槽、以及所述第四沟槽中任意两个沟槽之间不连通。
所述方法还包括：在所述第一半导体层上方、所述第一沟槽内表面以及所述第二沟槽内表面沉积绝缘材料，并去除所述第二沟槽底部的绝缘材料，使得所述绝缘材料在所述第二沟槽的底部断开以露出所述第二半导体层。
所述方法还包括：在所述第二半导体层下方、所述第三沟槽内表面以及所述第四沟槽内表面沉积绝缘材料，并去除所述第四沟槽底部的绝缘材料，使得所述绝缘材料在所述第四沟槽的底部断开以露出所述第一半导体层。
所述方法还包括：在沉积绝缘材料的所述第一半导体层上方、所述第一沟槽内以及所述第二沟槽内沉积导电材料，以形成第一电极层；在沉积绝缘材料的所述第二半导体层下方、所述第三沟槽内以及所述第四沟槽内沉积导电材料，以形成第二电极层。
结合第二方面，在第二方面的一种实现方式中，所述对SOI衬底的第一半导体层进行刻蚀处理，形成第一沟槽和第二沟槽，包括：在所述第一半导体层上表面生长第一钝化绝缘层，对所述第一钝化绝缘层以及所述第一半导体层进行刻蚀处理，形成所述第一沟槽和所述第二沟槽，所述第一沟槽和所述第二沟槽贯穿所述第一钝化绝缘层。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述对所述第二半导体层进行刻蚀处理，形成第三沟槽和第四沟槽，包括：在所述第二半导体层下表面生长第二钝化绝缘层，对所述第二钝化绝缘层以及所述第二半导体层进行刻蚀处理，形成所述第三沟槽和所述第四沟槽，所述第三沟槽和所述第四沟槽贯穿所述第二钝化绝缘层。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述对所述第一钝化绝缘层以及所述第一半导体层进行刻蚀处理，包括：在所述第一钝化绝缘层上表面旋涂第一光刻胶层，在所述第一光刻胶层上局部打开至少两个第一窗口，沿所述至少两个第二窗口，对所述第一钝化绝缘层和所述第一半导体层进行刻蚀处理，形成所述第一沟槽和所述第二沟槽，所述刻蚀处理后去掉所述第一光刻胶层。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述在所述第二半导体层下表面生长第二钝化绝缘层，包括：在所述第二钝化绝缘层上表面旋涂第二光刻胶层，在所述第二光刻胶层上局部打开至少两个第二窗口，沿所述至少两个第二窗口，对所述第二钝化绝缘层和所述第二半导体层进行刻蚀处理，形成所述第三沟槽和所述第四沟槽，所述刻蚀处理后去掉所述第二光刻胶层。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述生长所述第一钝化绝缘层和/或所述第二钝化绝缘层，包括以下方式中的至少一种：通过热氧化生长二氧化硅层，所述第一钝化绝缘层和/或所述第二钝化绝缘层包括所述二氧化硅层。通过物理气相沉积和/或化学气相沉积生长硅的氮化物层或硅的氧化物层，所述第一钝化绝缘层和/或所述第二钝化绝缘层包括所述硅的氮化物层和/或硅的氧化物层。喷涂和/或旋涂聚合物层或旋转涂布玻璃，所述第一钝化绝缘层和/或所述第二钝化绝缘层包括所述聚合物层或所述旋转涂布玻璃。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述刻蚀处理为深反应离子刻蚀处理。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述沉积绝缘材料，包括以下方式中的至少一种：通过热氧化生长二氧化硅，所述绝缘材料包括为所述二氧化硅。通过物理气相沉积、化学气相沉积、原子层沉积、喷涂和旋涂中的至少一种方式，沉积所述绝缘材料。
结合第二方面及其上述实现方式，在第二方面的另一种实现方式中，所述沉积导电材料，包括：通过原子层沉积、物理气相沉积、有机金属化学气相沉积、蒸镀和电镀中的至少一种方式，沉积所述导电材料。
因此，本申请实施例的双面电容器及其制造方法，在SOI衬底的两个表面刻蚀深度未到达中间绝缘层的沟槽结构以及深度超过中间绝缘层的沟槽结构；在深度未到达中间绝缘层的沟槽表面依次沉积绝缘电介质薄膜和导电材料形成电容；在深度超过中间绝缘层的沟槽表面沉积绝缘电介质薄膜，并去除底部电介质材料后，在深度超过中间绝缘层的沟槽结构中填充导电材料，成为导电通道。至少一个通道与SOI衬底上层绝缘，并与SOI衬底下层导通；至少一个通道与SOI衬底下层绝缘，并与SOI衬底上层导通。这样，不仅避免了刻蚀贯穿衬底的沟槽，使得整个结构机械强度更好，而且利用了SOI晶圆本身的衬底电容，从而电容更大。
附图说明
图1 是根据本申请实施例的双面电容器的示意图。
图2 是根据本申请另一实施例的双面电容器的示意图。
图3 是根据本申请再一实施例的双面电容器的示意图。
图4 是根据本申请实施例的双面电容器的制造方法的示意性流程图。
图5 是根据本申请实施例的双面电容器的制造过程的示意图。
图6 是根据本申请实施例的双面电容器的制造过程的另一示意图。
图7 是根据本申请实施例的电容器的沟槽截面形状的示意图。
图8 是根据本申请实施例的双面电容器的制造过程的再一示意图。
图9 是根据本申请实施例的双面电容器的制造过程的再一示意图。
图10 是根据本申请实施例的双面电容器的等效电路图。
具体实施方式
下面将结合附图，对本申请实施例中的技术方案进行描述。
图1示出了根据本申请实施例的双面电容器100的示意图，也就是该双面电容器100的纵向截面的示意图。如图1所示，该双面电容器100包括：第一半导体层101、中间绝缘层120、第一绝缘层109、第二绝缘层110、第二半导体层102、第一电极层113以及第二电极层114，其中，所述中间绝缘层120设置在所述第一半导体层101和所述第二半导体层102之间。
具体地，该第一半导体层101中设置有至少一个第一沟槽105和至少一个第二沟槽107，本例中以图1所示4个第一沟槽105和1个第二沟槽107为示意。该第一沟槽105和该第二沟槽107自该第一半导体层101的上表面向下延伸，该第一沟槽105的深度小于该第一半导体层101的厚度，即该第一沟槽105不贯穿该第一半导体层101，该第二沟槽107贯穿该第一半导体层101和该中间绝缘层120。
该第二半导体层102中设置有至少一个第三沟槽106和至少一个第四沟槽108，该第三沟槽106和该第四沟槽108自该第二半导体层102的下表面向上延伸，该第三沟槽106的深度小于该第二半导体层102的厚度，即第三沟槽106不贯穿该第二半导体层102，该第四沟槽108贯穿该第二半导体层102和该中间绝缘层120，并且，该至少一个第一沟槽105、该至少一个第二沟槽107、该至少一个第三沟槽106、以及该至少一个第四沟槽108中任意两个沟槽之间不连通。
该第一电极层113，设置在该第一半导体层101上方、该至少一个第一沟槽105内以及该至少一个第二沟槽107内，该第一电极层113与该第一半导体层101之间设置有第一绝缘层109，通过该第一绝缘层109与第一半导体层101电隔离，通过该至少一个第二沟槽107的底部与该第二半导体层102电连接。
该第二电极层114，设置在该第二半导体层102下方、该至少一个第三沟槽106内以及该至少一个第四沟槽108内，该第二电极层114与该第二半导体层102之间设置有第二绝缘层110，通过该第二绝缘层110与第二半导体层102电隔离，通过该至少一个第四沟槽108的底部与该第一半导体层101电连接。
第一电极层113和第二电极层114分别作为该双面电容的两个电极。
应理解，本申请实施例中对第一沟槽105、该第二沟槽107、第三沟槽106以及第四沟槽108的横截面的尺寸不做限定，例如，该沟槽可以为横截面上长和宽尺寸相差较小的孔，或者也可以为长和宽尺寸相差较大的沟槽。
可选地，本申请实施例中第一沟槽105的深度D1小于第二沟槽107的深度D2，第三沟槽106的深度D3小于第四沟槽108的深度D4，对应的，考虑加工工艺，通常深度越大，宽度或者开口大小越大，则第一沟槽105的宽度W1可以小于第二沟槽107的宽度W2，第三沟槽106的宽度W3可以小于第四沟槽108的宽度W4。其中，该宽度也可以称为开口大小，或者也等效于沟槽内壁的最大间距，也就是该第一沟槽105的开口大小小于第二沟槽107的开口大小，第三沟槽106的开口大小可以小于第四沟槽108的开口大小；或者说，第一沟槽105的内壁最大间距小于第二沟槽107的内壁最大间距，第三沟槽106的内壁最大间距可以小于第四沟槽108的内壁最大间距。具体地，对于第一半导体层101任意横截面上，第一沟槽105的形状的宽度小于第二沟槽107的宽度；对于第二半导体层102 任意横截面上，该第三沟槽106的宽度小于该第四沟槽108的宽度，这里的宽度即为沟槽的开口大小，该宽度可以指沟槽的最大宽度处的宽度值。
在本申请实施例中，该第一半导体层101中可以包括的多个第一沟槽105，该多个第一沟槽105的横截面的形状可以相同，也可以不同，同样的，该第一半导体层101中可以包括的多个第二沟槽107，其包括的多个第二沟槽107的横截面的形状可以相同，也可以不同；对应的，第二半导体层102中包括的多个第三沟槽106的横截面的形状可以相同，也可以不同，多个第四沟槽108的横截面的形状可以相同，也可以不同。
另外，该第一沟槽105的横截面与该第二沟槽107的横截面的形状可以相同，也可以不同，例如，第一沟槽105的横截面为圆形，即第一沟槽105为圆孔，第二沟槽107的横截面为矩形，即第二沟槽107为方孔，例如图7所示；或者，该第一沟槽105的横截面和第二沟槽107的横截面均为圆形，二者均为圆孔。类似的，该第三沟槽106的横截面和该第四沟槽108的横截面的形状可以相同，也可以不同。并且第一沟槽105、该第二沟槽107 、第三沟槽106以及第四沟槽108的横截面的形状可以互不相同，或者存在相同。
可选地，如图2所示，该双面电容器100还可以包括第一钝化绝缘层103，设置在该第一半导体层101与该第一绝缘层109之间，该至少一个第一沟槽105和该至少一个第二沟槽107延伸贯穿该第一钝化绝缘层103，该第一钝化绝缘层103可以用于使该第一电极层113与第一半导体层101电隔离。
可选地，如图2所示，该双面电容器100还可以包括第二钝化绝缘层104，设置在该第二半导体层102与该第二绝缘层110之间，该至少一个第三沟槽106和该至少一个第四沟槽108贯穿该第二钝化绝缘层104 ，该第二钝化绝缘层104 可以用于使该第二电极层114与第二半导体层102电隔离。
可选地，考虑到至少一个第一沟槽105为多个密集排列的沟槽时，该第一钝化绝缘层103可以设置在面积较大的第一半导体层101上，例如图2所示的第一半导体层101的左边和右边区域，或者说，将第一沟槽所在区域看成一个整体区域，比如视为第一沟槽区域，则所形成的第一钝化绝缘层对应于第一沟槽区域形成有开口，即该第一沟槽区域上方没有第一钝化绝缘层；同样的，至少一个第三沟槽106为多个密集排列的沟槽时，该第二钝化绝缘层104可以设置在面积较大的第二半导体层102上，例如图2所示的下层的左边和右边区域，但本申请实施例并不限于此。
可选地，图1和图2所示的双面电容器100为上下层较为对称的，其包括的沟槽的数量也相同，其中对称方式可以是中心对称。相反的，如图3所示，该上下层还可以为不对称的，包括的沟槽数量也可以不相同，本申请实施例并不限于此。
下面将结合图4所示的该双面电容器100的制造方法，详细描述该双面电容器100的结构。
图4示出了根据本申请实施例的双面电容器的制造方法200的示意性流程图。如图4所示，该方法200包括：S210，提供一SOI衬底，其中，该SOI衬底自上向下包括第一半导体层、中间绝缘层和第二半导体层；S220，对SOI衬底的第一半导体层进行刻蚀处理，形成第一沟槽和第二沟槽；S230，对该第二半导体层进行刻蚀处理，形成第三沟槽和第四沟槽。
如图5所示，该SOI衬底包括第一半导体层101、中间绝缘层120和第二半导体层102，该第一半导体层101与第二半导体层102的材料可以相同，例如可以为单晶硅，如P型单晶硅，电阻率约为1 mΩ.cm；该中间绝缘层120为绝缘材料，例如可以为二氧化硅。
应理解，图5所示的SOI衬底的每个层的厚度仅为示意性画法，与实际厚度无关，例如，该第一半导体层101可以为200微米厚，该中间绝缘层120可以为100纳米厚；或者，第一半导体层101 的厚度小于该中间绝缘层120的厚度；或者第一半导体层101的厚度可以等于第二半导体层102的厚度，或者也可以不等于，本申请实施例并不限于此。
在本申请实施例中，结合图5，在S220的对SOI衬底的第一半导体层进行刻蚀处理之前，该方法200还可以包括：在所述第一半导体层上表面生长第一钝化绝缘层，同样的，在S230的对第二半导体层进行刻蚀处理之前，该方法200也包括：在所述第二半导体层下表面生长第二钝化绝缘层。如图6所示，该第一钝化绝缘层103生长在第一半导体层101的上表面，第二钝化层104生长在第二半导体102的下表面。
本申请实施例中，在SOI衬底的上下表面制作绝缘钝化层，例如第一钝化绝缘层103和钝化绝缘层104，该钝化绝缘层的生长方式可以为以下方式中的至少一种，这里以生长第一钝化绝缘层103为例进行说明，但同样适用于第二钝化绝缘层104，并且生长方式可以相同也可以不同。
例如，通过热氧化的方式，在该第一半导体层101上表面生长二氧化硅，作为钝化绝缘层103。再例如，通过物理气相沉积（Physical Vapor Deposition，PVD）或化学气相沉积（Chemical Vapor Deposition，CVD）生长硅的氮化物或硅的氧化物，例如未掺杂硅玻璃（Undoped Silicon Glass，USG）或由四乙氧基硅烷（Tetraethyl Orthosilicate，TEOS）转化得到的二氧化硅等，作为钝化绝缘层103。再例如，通过喷涂或旋涂的各类聚合物，例如聚酰亚胺（Polyimide），帕里纶（Parylene），苯并环丁烯（BCB）等，作为钝化绝缘层103；或者该钝化绝缘层还可以为旋转涂布玻璃（spin on glass，SOG），即先将一种含有硅化物的溶液旋涂或喷涂在硅片上，再加热去除溶剂，固化后剩余的为非晶相氧化硅。其中，考虑加工效果和成本，通常选择通过热氧化生长二氧化硅作为钝化绝缘层103和/或104。
如图6所示，在S220中，对第一半导体层101进行刻蚀处理，形成至少一个第一沟槽105和至少一个第二沟槽107，该第一沟槽105和该第二沟槽107自该第一半导体层上表面向下，该第一沟槽105的深度小于该第一半导体层101的厚度，即第一沟槽105不超过中间绝缘层120，该第二沟槽107贯穿该第一半导体层101和该中间绝缘层120，但该第二沟槽不贯穿第二半导体层102。类似的，在S230中，对该第二半导体层102进行刻蚀处理，形成至少一个第三沟槽106和至少一个第四沟槽108，该第三沟槽106和该第四沟槽108自该第二半导体层102的下表面向上，该第三沟槽106的深度小于该第二半导体层102的厚度，即第三沟槽106不超过中间绝缘层120，该第四沟槽108贯穿该第二半导体层102和该中间绝缘层120，但该第四沟槽108不超过第一半导体层101，并且，该至少一个第一沟槽、该至少一个第二沟槽、该至少一个第三沟槽、以及该至少一个第四沟槽中任意两个沟槽之间不连通。
可选地，若该第一半导体层101上表面有第一钝化绝缘层103时，第一沟槽105和第二沟槽107同样贯穿该第一钝化绝缘层103；若该第二半导体层102下表面有第二钝化绝缘层104时，第三沟槽106和第四沟槽108同样贯穿该第二钝化绝缘层104。
为了便于说明，这里主要以对第一半导体层101进行刻蚀处理，形成至少一个第一沟槽105和至少一个第二沟槽107为例进行说明，而对该第二半导体层102进行刻蚀处理，形成至少一个第三沟槽106和至少一个第四沟槽108的过程同样适用，在此不再赘述。其中，这里对第一半导体层101进行刻蚀处理以及对该第二半导体层102进行刻蚀处理的先后顺序不作限定。
应理解，本申请实施例中的第一沟槽105和第二沟槽107的个数可以为一个或者多个，可以根据实际应用进行设置，例如，可以根据第一半导体层101的横截面的面积，设置适当个数的第一沟槽105和第二沟槽107，本申请实施例并不限于此。
另外，第一沟槽105和第二沟槽107在第一半导体层101的任意横截面上呈现的图形可以为任意图形，当存在多个第一沟槽105或者多个第二沟槽107时，该多个第一沟槽105之间或多个第二沟槽107之间的图形可以相同或不同，任意一个第一沟槽105和任意一个第二沟槽107之间也可以相同或不同，例如，如图7所示，多个第一沟槽105均为圆形，一个第二沟槽107为矩形，或者还可以为其它任意规则或不规则图形，本申请实施例并不限于此。
可选地，对于存在多个第一沟槽105时，该多个第一沟槽105可以有多种排列方式，并且其相对于的第二沟槽107的位置也有多种。例如如图7所示，第一沟槽105均为圆孔，该圆孔以蜂巢排列，且该第一沟槽105全部位于该第二沟槽107的一侧；又例如，该多个第一沟槽105还可以为其它规则或者不规则的排列方式，该多个第一沟槽105也可以位于第二沟槽107的两侧，本申请实施例并不限于此。
在本申请实施例中，在第一半导体层101上表面或者第一钝化绝缘层103上表面进行刻蚀处理，例如可以采用深反应离子刻蚀（DRIE）的方式，可以包括超低温和Bosch两种类型。具体地，先通过光刻工艺，在第一钝化绝缘层103表面局部形成未覆盖光刻胶的、开口大小不一致的窗口，也就是，在该第一钝化绝缘层104上表面旋涂第一光刻胶层，在该第一光刻胶层上局部打开至少两个第一窗口，沿该至少两个第二窗口，通过深反应离子刻蚀（DRIE）方式，对该第一钝化绝缘层和该第一半导体层进行刻蚀处理，垂直于SOI衬底表面的方向形成该至少一个第一沟槽105和该至少一个第二沟槽107，在刻蚀沟槽后，去掉光刻胶层。
具体地，由于刻蚀速率和开口大小相关，开口较小的沟槽，其刻蚀深度较小，而开口较大的沟槽，刻蚀深度较大，因此，对于刻蚀至少一个第一沟槽105，其深度没有到达SOI衬底的中间绝缘层120，其开口较小，从而深度较小；相反的，至少一个第二沟槽107穿过了SOI衬底的中间绝缘层120，但没有贯穿整个SOI衬底，其开口较大，从而深度较大。需要注意的是，SOI衬底的两面各有一个或一个以上的穿过SOI衬底中间绝缘层120的沟槽结构，即至少一个第二沟槽107和至少一个第四沟槽108，他们不能彼此相接形成贯穿整个SOI衬底的通孔。
可选地，本申请实施例对第一沟槽105和第二沟槽107的相对位置不做限定，例如，如图7所示，可以将第二沟槽107设置在全部多个第一沟槽105的右边，或者，也可以将第二沟槽107设置在中间或其他位置，或者在包括多个第二沟槽107时，对多个第二沟槽107的位置也不做限定。另外，如图3所示，该双面电容器100的沟槽位置也可以为不对称的，沟槽数量也可以不同，本申请实施例并不限于此。
在本申请实施例中，考虑加工效率，在对第一半导体层101和第二半导体层102进行刻蚀处理之前，该方法200还可以包括：对第一钝化绝缘层103和第二钝化绝缘层104进行局部刻蚀处理。具体地，若该至少一个第一沟槽105的数量较多且排列较为密集，例如如图7所示的蜂巢式排列，可以先对第一钝化绝缘层103和第二钝化绝缘层104进行局部刻蚀处理，依次在上下两层第一钝化绝缘层103和第二钝化绝缘层104表面旋涂一层光刻胶，曝光、显影后，局部打开未覆盖光刻胶的窗口；再通过腐蚀，去除未覆盖光刻胶的第一钝化绝缘层103和第二钝化绝缘层104部分，最后去除光刻胶，得到如图5所示的结构，进而在如图5所示的结构上，继续进行S220和S230所述的刻蚀处理。图5中第一钝化绝缘层所形成的开口区域即对应第一沟槽区域。
在S240中，在该第一半导体层上方、该至少一个第一沟槽内表面以及该至少一个第二沟槽内表面沉积绝缘材料，并去除该至少一个第二沟槽底部的绝缘材料，以露出该第二半导体层，剩余部分的该绝缘材料形成第一绝缘层109。
在S250中，在该第二半导体层下方、该至少一个第三沟槽内表面以及该至少一个第四沟槽内表面沉积绝缘材料；并去除该至少一个第四沟槽底部的绝缘材料，以露出该第一半导体层，剩余部分的该绝缘材料形成第二绝缘层110。
具体地，如图8所示，是在半导体的两面形成绝缘材料后的结构示意图，此时第二沟槽107和第四沟槽108底部的绝缘材料还未被去除。具体的，若该第一半导体层101上表面包括第一钝化绝缘层103，则在该第一钝化绝缘层103上表面沉积绝缘材料，以形成该第一绝缘层109，同样的，若第二半导体层102上表面包括第二钝化绝缘层104，则在该第二钝化绝缘层104上表面沉积绝缘材料，以形成该第二绝缘层110。
接下来仍然主要以对第一半导体层101沉积绝缘材料以及去除部分绝缘材料，形成第一绝缘层109为例进行说明，而对该第二半导体层102沉积绝缘材料以及去除部分绝缘材料，形成第二绝缘层110的过程同样适用，且对第一半导体层101以及对该第二半导体层102处理的先后顺序不作限定，例如，可以对第一半导体层101和第二半导体层102依次进行处理，或者也可以同时处理，在此不再赘述。
在本申请实施例中，如图8所示，首先，在第一沟槽105、第二沟槽107内以及第一半导体层101的上方沉积绝缘材料，或者，在第一半导体层101上方有第一钝化绝缘层103时，在第一钝化绝缘层103上表面沉积绝缘层材料，该沉积的绝缘材料即为第一绝缘层109。
应理解，在第一沟槽105、第二沟槽107内以及第一半导体层101的上方沉积绝缘材料的方式可以有多种，例如可以包括以下方式。例如，通过热氧化的方式，生长二氧化硅层作为第一绝缘层109；或者通过原子层沉积（Atomic layer deposition，ALD）、 PVD、CVD或者旋涂等方式。对应的，第一绝缘层109的材料可以包括硅的氧化物、硅的氮化物、金属的氧化物、金属的氮化物等，例如二氧化硅、氮化硅、氧化铝、氮化铝、氧化铪、氧化锆、氧化锌、二氧化钛、锆钛酸铅等。第一绝缘层109可以是一层，也可以是两层或多层，且每层的材料可以相同，也可以不同。具体材料和层厚可根据电容器的容值、频率特性、损耗等需求来调整，本申请实施例并不限于此。
其中，ALD是近年来发展成熟的将物质以单原子层的形式，一层一层地沉积在物体表面的技术。ALD具有优异的台阶覆盖性、膜厚均匀性、薄膜连续性和材料质量等优点。而且目前ALD已经可以实现氧化铝、氧化铪、氧化锆等高k绝缘电介质材料的沉积。
可选地，该第一钝化绝缘层103的材料可以与该第一绝缘层109的材料相同，也可以不同。
在本申请实施例中，深度超过中间绝缘层120的第二沟槽107内表面沉积绝缘材料后，需去除该第二沟槽107底部的绝缘材料，使得该绝缘材料在第二沟槽107的底部断开，从而通过该底部露出第二半导体层102，对应的，去除第四沟槽108底部的绝缘材料，使得该绝缘材料在第四沟槽108的底部断开，通过该底部露出第一半导体层101。其中，若包括多个第二沟槽107，则对应需去除每个第二沟槽107底部的绝缘材料；同样的，若包括多个第四沟槽108，则对应需去除每个第四沟槽108底部的绝缘材料。
具体地，可以采用多种方式去除底部绝缘材料。例如，如图9所示，先将一层干膜贴在SOI衬底表面，例如图9中贴在第一钝化绝缘层103的上表面的干膜111，贴在第二钝化绝缘层104的上表面的干膜112，接着用光刻的方式在开口较大的多个第二沟槽107中每一个第二沟槽107处打开一个窗口，最后用等离子刻蚀的方法去除每个第二沟槽107底部的绝缘材料，同样的，去除每个第四沟槽108的底部绝缘材料。去除底部绝缘材料后去除干膜111和112。
在S260中，在沉积绝缘材料的该第一半导体层上方、该至少一个第一沟槽内以及该至少一个第二沟槽内沉积导电材料，以形成第一电极层，则如图1至图3所示，该第一电极层113通过第一绝缘层109与第一半导体层101电隔离，且该第一电极层113通过至少一个第二沟槽107底部与第二半导体层102电连接；在S270中，在沉积绝缘材料的该第二半导体层下方、该至少一个第三沟槽内以及该至少一个第四沟槽内沉积导电材料，以形成第二电极层，则如图1至图3所示，该第二电极层114通过第二绝缘层110与第二半导体层102电隔离，且该第二电极层114通过至少一个第四沟槽108底部与第一半导体层101电连接。
应理解，本申请实施例中沉积导电材料的方式有多种，例如可以选择以下方式，例如，ALD、PVD、有机金属化学气相沉积、蒸镀和电镀等。对应的，导电材料可以是重掺杂多晶硅，或者是铝、钨、铜等各类金属，也可以是碳基材料，也可以是氮化钛等低电阻率的化合物，或者是上述几种导电材料的组合，本申请实施例并不限于此。
在本申请实施例中，对SOI衬底上下两个电容的加工顺序不做限定，例如，可以对SOI衬底的两个表面同步制作电容；或者也可以先在SOI晶圆正面加工，制作上层电容和导电通道；再在SOI晶圆背面加工，制作下层电容和反面导电通道，通过先正面后背面的方式也可以实现本申请提出的双面电容结构。
为了便于理解，下面结合一个具体实例，详细说明本申请实施例的双面电容器100的制造方法。
步骤一：选用SOI衬底，其上层即为第一半导体层101，其为200微米厚的重掺杂单晶硅（电阻率1 mΩ.cm），中层即为中间绝缘层120，其为100纳米厚的二氧化硅，下层即第二半导体层102，其为200微米厚的重掺杂单晶硅（电阻率1 mΩ.cm）。将SOI晶圆置于高温炉管中，通入氢气和氧气的混合气体，于1150摄氏度高温下氧化2小时。在晶圆表面生长厚度约为1微米的二氧化硅，即第一钝化绝缘层103和第二钝化绝缘层104；接着依次在上下两层二氧化硅表面旋涂一层光刻胶，曝光、显影后，局部打开未覆盖光刻胶的窗口；再将晶圆浸泡在配比为1:5 HF (49%) : NH4F (40%) 的BOE溶液中腐蚀15分钟，去除未覆盖光刻胶的二氧化硅。最后去除光刻胶，得到如图5所示的结构。
步骤二，在SOI晶圆上表面旋涂一层光刻胶，曝光、显影后打开直径为5微米的圆孔阵列窗口和长宽分别为30微米、10微米的矩形窗口，两种窗口的排列方式如图7所示。接着通过DRIE工艺在上层硅上刻蚀出深孔阵列和沟槽，深孔阵列即为第一沟槽105构成的阵列，沟槽即为第二沟槽107，如图6所示。其中，第一沟槽105的深度为70微米，第二沟槽107的深度为205微米。将晶圆翻转，重复上述操作。在SOI晶圆下层硅刻蚀出70微米深的深孔阵列和205微米深的沟槽，分别为第三沟槽和第四沟槽。最后去除光刻胶，得到如图6所示的结构。
步骤三，用ALD技术，在晶圆上层的第一钝化绝缘层103表面、第一沟槽105和第二沟槽107表面沉积33纳米的氧化铪，作为第一绝缘层109，在晶圆下层的第二钝化绝缘层104表面、第三沟槽106和第四沟槽108表面沉积33纳米的氧化铪，作为第二绝缘层110，如图8所示。
步骤四，在SOI晶圆上、下表面覆盖干膜111和112。曝光、显影后在第二沟槽107和第四沟槽108处打开窗口。用等离子刻蚀的方式去除沟槽107和108底部的氧化铪，如图9所示。最后去除干膜111和112。
步骤五，经过步骤四后，先用PVD的方式在第一沟槽105、第三沟槽106、第二沟槽107和第四沟槽108中沉积一层金属钛和一层金属铜作为电镀的阻挡层和种子层。接着用双面电镀的方式，将所有深孔和沟槽填满铜。最后用光刻的方式将边角的导电材料去除，形成电容的上电极和下电极，即第一电极层113和第二电极层114，如图2所示。
因此，本申请实施例的双面电容器及其制造方法，在SOI衬底的两个表面刻蚀深度未到达中间绝缘层的沟槽结构以及深度超过中间绝缘层的沟槽结构；在深度未到达中间绝缘层的沟槽表面依次沉积绝缘电介质薄膜和导电材料形成电容；在深度超过中间绝缘层的沟槽表面沉积绝缘电介质薄膜，并去除底部电介质材料后，在深度超过中间绝缘层的沟槽结构中填充导电材料，成为导电通道。至少一个通道与SOI衬底上层绝缘，并与SOI衬底下层导通；至少一个通道与SOI衬底下层绝缘，并与SOI衬底上层导通。
这样，在SOI晶圆正反表面各有一个基于半导体工艺加工制作的3D电容：上层电容C1和下层电容C2；SOI晶圆本身存在衬底电容（Csub）；通过贯穿SOI衬底中间绝缘层的导电通道，以如图10所示的方式将3个电容并联起来称为一个大电容。不仅避免了刻蚀贯穿衬底的沟槽，使得整个结构机械强度更好，而且利用了SOI晶圆本身的衬底电容，从而电容更大。
应理解，在本申请实施例中，“与A 相应的B”表示B 与A 相关联，根据A 可以确定B。但还应理解，根据A 确定B 并不意味着仅仅根据A 确定B，还可以根据A 和/或其它信息确定B。
另外，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
本领域普通技术人员可以意识到，以上结合附图详细描述了本申请的优选实施方式，但是，本申请并不限于上述实施方式中的具体细节。在本申请的技术构思范围内，专业技术人员可以对本申请的技术方案进行多种简单变型，这些简单变型均属于本申请的保护范围。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种双面电容器，其特征在于，包括：
中间绝缘层(120)，设置在第一半导体层(101)和第二半导体层(102)之间；
第一半导体层(101)，设置有第一沟槽(105)和第二沟槽(107)，所述第一沟槽(105)和所述第二沟槽(107)自所述第一半导体层(101)的上表面向下，所述第一沟槽(105)的深度小于所述第一半导体层(101)的厚度，所述第二沟槽(107)贯穿所述第一半导体层(101)和所述中间绝缘层(120)；
第二半导体层(102)，设置有第三沟槽(106)和第四沟槽(108)，所述第三沟槽(106)和所述第四沟槽(108)自所述第二半导体层(102)的下表面向上，所述第三沟槽(106)的深度小于所述第二半导体层(102)的厚度，所述第四沟槽(108)贯穿所述第二半导体层(102)和所述中间绝缘层(120)，所述第一沟槽(105)、所述第二沟槽(107)、所述第三沟槽(106)、以及所述第四沟槽(108)中任意两个沟槽之间不连通；
第一电极层(113)，设置在所述第一半导体层(101)上方、所述第一沟槽(105)内以及所述第二沟槽(107)内；
第一绝缘层(109)，设置于所述第一电极层(113)与所述第一半导体层(101)之间，以将所述第一沟槽(105)内的第一电极层(113)与所述第一半导体层(101)相隔离，并在所述第二沟槽(107)的底部断开以使得所述第一电极层(113)与所述第二半导体层(102)电连接；
第二电极层(114)，设置在所述第二半导体层(102)下方、所述第三沟槽(106)内以及所述第四沟槽(108)内；
第二绝缘层(110)，设置于所述第二电极层(114)与所述第二半导体层(102)之间，以将所述第三沟槽(106)内的第二电极层(114)与所述第二半导体层(102)相隔离，并在所述第四沟槽(108)的底部断开以使得所述第二电极层(114)与所述第一半导体层(101)电连接。
2.根据权利要求1所述的电容器，其特征在于，所述第一沟槽(105)在所述第一半导体层(101)任意横截面上的宽度小于所述第二沟槽(107)的宽度；和/或
所述第三沟槽(106)在所述第二半导体层(102) 任意横截面上的宽度小于所述第四沟槽(108)的宽度。
3.根据权利要求1或2所述的电容器，其特征在于，所述电容器还包括：
第一钝化绝缘层(103)，设置在所述第一半导体层(101)与所述第一绝缘层(109)之间，所述第一沟槽(105)和所述第二沟槽(107)贯穿所述第一钝化绝缘层(103)；和/或
第二钝化绝缘层(104)，设置在所述第二半导体层(102)与所述第二绝缘层(110)之间，所述第三沟槽(106)和所述第四沟槽(108)贯穿所述第二钝化绝缘层(104)。
4.根据权利要求3所述的电容器，其特征在于，所述第一钝化绝缘层(103)和/或所述第二钝化绝缘层(104)的材料为以下至少一种：硅的氧化物、硅的氮化物和聚合物。
5.根据权利要求1或2所述的电容器，其特征在于，所述第一沟槽(105)的横截面与所述第二沟槽(107)的横截面的形状不同，和/或
所述第三沟槽(106)的横截面和所述第四沟槽(108)的横截面的形状不同。
6.根据权利要求1或2所述的电容器，其特征在于，所述第一绝缘层(109)和/或第二绝缘层(110)包括以下至少一层：硅的氧化物层、硅的氮化物层、金属的氧化物层和金属的氮化物层。
7.根据权利要求1或2所述的电容器，其特征在于，所述第一电极层和/或所述第二电极层包括以下至少一层：重掺杂多晶硅、碳基材料、金属和氮化钛。
8.一种双面电容器的制造方法，其特征在于，包括：
提供一SOI衬底，其中，所述SOI衬底自上向下包括第一半导体层、中间绝缘层和第二半导体层；
对所述第一半导体层进行刻蚀处理，形成第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽自所述第一半导体层上表面向下，所述第一沟槽的深度小于所述第一半导体层的厚度，所述第二沟槽贯穿所述第一半导体层和所述中间绝缘层；
对所述第二半导体层进行刻蚀处理，形成第三沟槽和第四沟槽，其中，所述第三沟槽和所述第四沟槽自所述第二半导体层的下表面向上，所述第三沟槽的深度小于所述第二半导体层的厚度，所述第四沟槽贯穿所述第二半导体层和所述中间绝缘层，所述第一沟槽、所述第二沟槽、所述第三沟槽、以及所述第四沟槽中任意两个沟槽之间不连通；
在所述第一半导体层上方、所述第一沟槽内表面以及所述第二沟槽内表面沉积绝缘材料，并去除所述第二沟槽底部的绝缘材料，使得所述绝缘材料在所述第二沟槽的底部断开以露出所述第二半导体层；
在所述第二半导体层下方、所述第三沟槽内表面以及所述第四沟槽内表面沉积绝缘材料，并去除所述第四沟槽底部的绝缘材料，使得所述绝缘材料在所述第四沟槽的底部断开以露出所述第一半导体层；
在沉积绝缘材料的所述第一半导体层上方、所述第一沟槽内以及所述第二沟槽内沉积导电材料，以形成第一电极层；
在沉积绝缘材料的所述第二半导体层下方、所述第三沟槽内以及所述第四沟槽内沉积导电材料，以形成第二电极层。
9.根据权利要求8所述的方法，其特征在于，对SOI衬底的第一半导体层进行刻蚀处理，形成第一沟槽和第二沟槽，包括：
在所述第一半导体层上表面生长第一钝化绝缘层，
对所述第一钝化绝缘层以及所述第一半导体层进行刻蚀处理，形成所述第一沟槽和所述第二沟槽，所述第一沟槽和所述第二沟槽贯穿所述第一钝化绝缘层；和/或
所述对所述第二半导体层进行刻蚀处理，形成第三沟槽和第四沟槽，包括：
在所述第二半导体层下表面生长第二钝化绝缘层，
对所述第二钝化绝缘层以及所述第二半导体层进行刻蚀处理，形成所述第三沟槽和所述第四沟槽，所述第三沟槽和所述第四沟槽贯穿所述第二钝化绝缘层。
10.根据权利要求9所述的方法，其特征在于，所述对所述第一钝化绝缘层以及所述第一半导体层进行刻蚀处理，包括：
在所述第一钝化绝缘层上表面旋涂第一光刻胶层，
在所述第一光刻胶层上局部打开至少两个第一窗口，
沿所述至少两个第二窗口，对所述第一钝化绝缘层和所述第一半导体层进行刻蚀处理，形成所述第一沟槽和所述第二沟槽，
所述刻蚀处理后去掉所述第一光刻胶层；和/或
所述在所述第二半导体层下表面生长第二钝化绝缘层，包括：
在所述第二钝化绝缘层上表面旋涂第二光刻胶层，
在所述第二光刻胶层上局部打开至少两个第二窗口，
沿所述至少两个第二窗口，对所述第二钝化绝缘层和所述第二半导体层进行刻蚀处理，形成所述第三沟槽和所述第四沟槽，
所述刻蚀处理后去掉所述第二光刻胶层。
11.根据权利要求9或10所述的方法，其特征在于，所述生长所述第一钝化绝缘层和/或所述第二钝化绝缘层，包括：
通过热氧化生长二氧化硅层，所述第一钝化绝缘层和/或所述第二钝化绝缘层包括所述二氧化硅层；和/或
通过物理气相沉积和/或化学气相沉积生长硅的氮化物层或硅的氧化物层，所述第一钝化绝缘层和/或所述第二钝化绝缘层包括所述硅的氮化物层和/或硅的氧化物层；和/或
喷涂和/或旋涂聚合物层或旋转涂布玻璃层，所述第一钝化绝缘层和/或所述第二钝化绝缘层包括所述聚合物层或所述旋转涂布玻璃层。
12.根据权利要求8至10中任一项所述的方法，其特征在于，所述刻蚀处理为深反应离子刻蚀处理。
13.根据权利要求8至10中任一项所述的方法，其特征在于，所述沉积绝缘材料，包括：
通过热氧化生长二氧化硅，所述绝缘材料包括为所述二氧化硅；和/或
通过物理气相沉积、化学气相沉积、原子层沉积、喷涂和旋涂中的至少一种方式，沉积所述绝缘材料。
14.根据权利要求8至10中任一项所述的方法，其特征在于，所述沉积导电材料，包括：
通过原子层沉积、物理气相沉积、有机金属化学气相沉积、蒸镀和电镀中的至少一种方式，沉积所述导电材料。
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