JP2010040775A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】電気的特性に優れ、配線レイアウトへの影響が小さい容量素子を備える半導体装置を提供する。
【解決手段】半導体基体１１上に第１の導電層２１、第１の誘電層２２、第２の導電層２３、第２の誘電層２４、及び、第３の導電層２５から構成される容量素子を構成する。また、容量素子に、第１の開孔部３３と、第２の開孔部３４が形成され、第１の開孔部３３の側壁には第１の絶縁層１６が設けられ、第１の絶縁層１６の内側に第１の導電層２１と電気的に接続する第１の導電プラグ２６が設けられる。また、第２の開孔部３４の側壁に第２の絶縁層１７が設けられ、第２の絶縁層１７の内側に第２の導電層２３と電気的に接続する第２の導電プラグ２７が設けられる。また、第３の導電層２５に電気的に接続する第３の導電プラグ２８が設けられる。
【選択図】図１

Description

本発明は、容量素子として誘電体層を導電層で挟んだ構成のＭＩＭ（metal-insulator-metal）キャパシタを備える半導体装置及びその製造方法に係わる。

受動素子である抵抗素子や容量素子は、集積回路などの半導体装置の性能を決める上で重要な役割を担う。

半導体装置に搭載される容量としては、例えば、ＭＩＳ（Metal Insulator Semiconductor）キャパシタやＭＩＭ（Metal Insulator Metal）キャパシタが使用されている。ＭＩＳキャパシタは、不純物をドーピングした半導体基体上に誘電膜を成膜し、この誘電膜上に金属層を形成した構成である。また、ＭＩＭ（Metal Insulator Metal）キャパシタは、金属層の間に誘電膜を挟んだ構成である。

更に近年では、半導体装置の微細化に伴い、これらの容量素子も高容量、及び、微細化されたものが求められている。このような容量素子は、公式（Ｃ＝ε・Ｓ／Ｔ、ε：誘電率、Ｓ：面積、Ｔ：誘電率の膜厚）に基づき、誘電率の高い材料を誘電膜として用いることにより、高容量及び微細化が行われている。例えば、誘電率の低いＳｉＯ_２やＳｉＮ等から、誘電率の高いＴａ_２Ｏ_５やＨｆＯ_２、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ_３）、ＳＴＯ（ＳｒＴｉＯ_３）、又は、ＢＴＯ（ＢａＴｉＯ_３）等へと、誘電膜の材料が変更されている。

しかし、これらの高誘電膜を使ったキャパシタにおいても、公式に基づいて高容量化のために、誘電膜の膜厚を薄くすると、高誘電膜に流れる漏れ電流が大きくなり、最終的には絶縁破壊等の不良発生の原因となる。

このため、キャパシタの高容量化のための方法として、容量素子を積層構造にし、並列に容量素子を接続した三端子電極容量素子構造が提案されている（例えば、特許文献１、特許文献２参照）。

三端子電極容量素子構造のキャパシタの合成容量（Ｃ）は、並列にキャパシタ素子を並べた際の各キャパシタ容量の合計、Ｃ＝Ｃ１＋Ｃ２（Ｃ１：第１のキャパシタ容量、Ｃ２：第２のキャパシタ容量）から求められる。

特許文献１に記載された三端子電極容量素子構造のキャパシタでは、半導体基板上に下部電極を形成した後、下部電極上に誘電膜を成膜し、誘電膜を規定の大きさに加工する。そして、誘電膜上に中間電極を成膜して加工を行い、中間電極上に更に誘電膜を成膜し容量素子となる部分を残して誘電膜を加工し、最後に上部電極を形成する構造である。
この様な構造をとることにより、従来から行われている電極層及び誘電膜の成膜、加工方法により、三端子電極容量素子を形成することができ、特殊な処理工程を必要としない。

また、特許文献２に記載された三端子電極容量素子構造のキャパシタでは、半導体装置の層間構造内に、通常の構造のＭＩＭキャパシタを、半導体装置の層間構造の互いに異なる層間にそれぞれ形成する。そして、上層の層間構造に形成したＭＩＭキャパシタと、下層に形成したＭＩＭキャパシタを接続することで、実質的に三端子電極容量素子と同様の特性を持たせることができる。
この構造では、各層間構造内に形成されたＭＩＭキャパシタを、何層にも渡って接続することにより一つのＭＩＭキャパシタ面積で大きな容量を得ることができる。

特開昭６２−１０４０８７号公報 特開２００６−４０４８６号公報

しかしながら、上述の特許文献１に記載された三端子電極容量素子構造のキャパシタでは、中間電極の側面と上部電極の側面との間に誘電膜が形成される。このため、中間電極の側面と上部電極の側面との間にもＭＩＭキャパシタが形成されてしまい、設計したキャパシタ容量と誤差が生じてしまう。
さらに、電極層と誘電膜との積層構造を形成する際に、各層ごとに成膜と所定の形状への加工を行う。このため、各層を加工する際に電極の表面に酸化が起こり、設計したキャパシタ容量と誤差が発生しやすくなる。
また、加工により形成される配線の端部に誘電膜を成膜する際、カバレージの問題により、配線端部に形成される誘電膜が薄くなりやすい。さらに、誘電膜が薄く形成されやすい配線端部に電界集中が起こり、この部分において絶縁破壊が発生しやすい。
従って、ＭＩＭキャパシタを形成する際に、誘電層を薄くして高容量化を達成することが困難である。

また、特許文献２に記載された三端子電極容量素子構造のキャパシタでは、１つの層間にはＭＩＭキャパシタの一部の構成しか形成することができないため、複数の層間に渡ってＭＩＭキャパシタを形成しなければならない。また、このＭＩＭキャパシタを形成した領域には、配線を形成することができないため、配線レイアウトへの制約が大きくなる。このため、三端子電極容量素子構造を形成する半導体装置の微細化が困難となる。

以上の理由により、三端子電極容量素子構造のキャパシタを半導体装置内に形成することは、電気的特性の面と半導体装置のレイアウト的な面で非常に困難である。

上述した問題の解決のため、本発明においては、電気的特性に優れ、配線レイアウトへの影響が小さい容量素子を構成し、微細化が可能な半導体装置を提供するものである。

本発明の半導体装置は、半導体基体上に形成された容量素子を備える。容量素子は、第１の導電層、第１の誘電層、第２の導電層、第２の誘電層、及び、第３の導電層から構成される。また、容量素子には、第１の誘電層、第２の導電層、第２の誘電層、及び、第３の導電層を貫通する第１の開孔部と、第２の誘電層、及び、第３の導電層を貫通する第２の開孔部が形成される。この第１の開孔部の側壁には第１の絶縁層が設けられ、第１の絶縁層の内側に第１の導電層と電気的に接続する第１の導電プラグが設けられる。また、第２の開孔部の側壁に第２の絶縁層が設けられ、第２の絶縁層の内側に第２の導電層と電気的に接続する第２の導電プラグが設けられる。また、第３の導電層に電気的に接続する第３の導電プラグが設けられる構成である。そして、第１の導電層、第１の誘電層、第２の導電層、第２の誘電層、及び、第３の導電層からなる積層体の側面が、容量素子の載置面に対して略垂直に構成される。

また、本発明の半導体装置の製造方法は、半導体基体上に容量素子を形成する工程と、容量素子に開孔部を形成する工程と、開孔部内に絶縁層を形成する工程と、容量素子の導電層に接続する導電プラグを形成する工程とからなる。
容量素子を形成する工程は、第１の導電層と、第１の誘電層と、第２の導電層と、第２の誘電層と、第３の導電層とからなる、導電層と誘電層との積層構造を形成する工程と、積層構造をエッチングする工程とからなる。
そして、容量素子に開孔部を形成する工程は、第１の誘電層、第２の導電層、第２の誘電層、及び、第３の導電層を貫通する第１の開孔部を形成する工程と、第２の誘電層、及び、第３の導電層を貫通する第２の開孔部を形成する工程とからなる。
開孔部内に絶縁層を形成する工程は、第１の開孔部及び第２の開孔部の側壁に第１及び第２の絶縁層を形成する工程からなる。
容量素子の導電層に接続する導電プラグを形成する工程は、第１及び第２の絶縁層内に第１及び第２の導電プラグを形成する工程と、第３の導電層上に第３の導電プラグを形成する工程とからなる。

本発明の半導体装置及び半導体装置の製造方法によれば、半導体基体上に導電層と誘電層とを積層した三端子電極容量素子構造の容量素子を形成する。そして、この三端子電極容量素子構造の容量素子内に開孔部を設け、この開口部内に導電プラグを形成する。そして、この導電プラグを介して容量素子の導電層を、半導体装置内の容量素子が形成された層間とは異なる層間に形成された配線に接続する。このため、容量素子を、半導体装置の１つの層間構造内に形成することができる。従って、従来のＭＩＭキャパシタと同じ面積で、約２倍のキャパシタ容量を得ることができる。

本発明によれば、電気的特性に優れ、１つの層間構造内に形成可能な容量素子を備える半導体装置を提供することができる。

以下、本発明の半導体装置の実施の形態について図面を用いて説明する。
本実施の形態は、以下の順序で説明する。
１．半導体装置の第１の実施の形態
２．第１の実施の形態の半導体装置の製造方法
３．半導体装置の他の実施の形態

１．半導体装置の第１の実施の形態
図１に、第１の実施の形態の半導体装置の構成の断面図を示す。
図１に示す半導体装置１０は、半導体基体１１上に、容量素子として三端子電極容量素子構造のキャパシタ２０と、キャパシタ２０に接続される第１〜第３の導電プラグ２６，２７，２８と、第１〜第３の導電プラグ２６，２７，２８の側壁に形成されている第１〜第３の絶縁層１６，１７，１８とを備える。

三端子電極容量素子構造のキャパシタ２０は、導電層と誘電層との積層構造により形成されている。この積層構造は、下層から順に第１の導電層２１、第１の誘電層２２、第２の導電層２３、第２の誘電層２４、及び、第３の導電層２５から構成されている。
そして、三端子電極容量素子構造のキャパシタ２０の積層構造では、各層が同一形状、同一面積で形成され、積層構造の側壁１９は平面に形成され、また、キャパシタ２０の側面が半導体基体１１の載置面に対して略垂直に形成される。

半導体装置１０には、半導体装置１０を構成するための図示しないトランジスタや配線等が形成されている。また、半導体基体１１には第４の絶縁層１２が形成されている。そして、この第４の絶縁層１２上に、容量素子として、三端子電極容量素子構造のキャパシタ２０が備えられている。そして、キャパシタ２０上に第５の絶縁層１３が形成され、さらに、キャパシタ２０及び第３の絶縁層１３を覆って、第６の絶縁層１４が形成されている。

また、半導体装置１０には、三端子電極容量素子構造のキャパシタ２０の第１の誘電層２２、第２の導電層２３、第２の誘電層２４、第３の導電層２５、及び、第５の絶縁層１３と第６の絶縁層１４とを貫通する第１の開孔部３３が形成されている。
また、半導体装置１０には、三端子電極容量素子構造のキャパシタ２０の第２の誘電層２４、第３の導電層２５、及び、第５の絶縁層１３と第６の絶縁層１４とを貫通する第２の開孔部３４が形成されている。
また、半導体装置１０には、第５の絶縁層１３と第６の絶縁層１４を貫通する第３の開孔部３５とが形成されている。

第１の導電プラグ２６及び第１の絶縁層１６は、第１の開孔部３３内に形成される。そして、第１の導電プラグ２６及び第１の絶縁層１６の上面と第６の絶縁層１４の上面とは、同一面に形成される。
また、上述の第２の導電プラグ２７及び第２の絶縁層１７は、第２の開孔部３４内に形成される。そして、第２の導電プラグ２７及び第２の絶縁層１７の上面と第６の絶縁層１４の上面とは、同一面に形成される。
また、第３の導電プラグ２８及び第３の絶縁層１８は、第３の開孔部３５内に形成される。そして、第２の導電プラグ２７及び第２の絶縁層１７の上面と第６の絶縁層１４の上面とは、同一面に形成される。
なお、上述の第１〜第３の開孔部３３，３４，３５は、キャパシタ２０内であれば任意の位置に形成することが可能である。

そして、上述のキャパシタ２０の第１の導電層２１には、第１の導電プラグ２６が接続されている。また、第２の導電層２３には、第２の導電プラグ２７が接続されている。第３の導電層２５には、第３の導電プラグ２８が接続されている。
さらに、第１の導電プラグ２６の側壁には、第１の絶縁層１６が形成されている。第２の導電プラグ２７の側壁には、第２の絶縁層１７が形成されている。第３の導電プラグ２８の側壁には、第３の絶縁層１８が形成されている。

第１の導電プラグ２６の側壁に第１の絶縁層１６を設けることにより、キャパシタ２０を構成する第２の導電層２３及び第３の導電層２５と、第１の導電プラグ２６との電気的な接続を防ぐことができる。また、第２の導電プラグ２７の側壁に第２の絶縁層１７を設けることにより、第３の導電層２５と第２の導電プラグ２７との電気的な接続を防ぐことができる。
このように、側壁に絶縁層を形成した導電プラグを用いて、キャパシタ２０の各層を貫通させて、導電層と接続させることにより、キャパシタ２０の外周に、キャパシタ２０の各導電層に接続する配線を形成する必要がない。このため半導体装置の小型化に有効である。

そして、第１の導電プラグ２６及び第１の絶縁層１６、第３の導電プラグ２８及び第３の絶縁層１８、並びに、第６の絶縁層１４上には、第４の導電層３０が形成される。そして、この第４の導電層３０により、第１の導電プラグ２６と第３の導電プラグ２８とが電気的に接続される。
さらに、第２の導電プラグ２７及び第２の絶縁層１７、並びに、第６の絶縁層１４上には、第５の導電層３１が形成され、第２の導電プラグ２７と電気的に接続される。
上述の第４の導電層３０、及び、第５の導電層３１は、半導体装置１０における配線層として構成される。このため、第４の導電層３０、及び、第５の導電層３１により、キャパシタ２０は、半導体装置を構成する図示しない他の受動素子、能動素子等と接続される。

上述のキャパシタ２０は、一つの層間内に、三端子電極容量素子構造を形成することができる。従って、キャパシタ２０は、図１に示した位置に限らず、半導体装置の層間構造内であれば任意の層内に形成することができる。

第１の絶縁層１６、第２の絶縁層１７、第３の絶縁層１８は、半導体装置の積層構造をＣＶＤ（Chemical Vapor Deposition）を用いて形成する際に、絶縁層として用いられる通常の材料を用いることができる。例えば、ＳｉＯ_２、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣＨ、ＳｉＯＦ等のＣＶＤを用いて形成する絶縁層を適宜選択して用いることができる。
また、第４の絶縁層１２、第５の絶縁層１３、及び、第６の絶縁層１４は、半導体装置の積層構造を形成する際に絶縁層に用いられる通常の材料を用いることができる。例えば、ＳｉＯ_２、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣＨ、ＳｉＯＦ、又は、ＳＯＧ、ｌｏｗ−ｋ膜等から適宜選択して用いることができる。

第１の誘電層２２、及び、第２の誘電層２４は、半導体装置内の容量素子を構成できる材料であれば特に限定されない。例えば、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ_３）、ＳＴＯ（ＳｒＴｉＯ_３）、ＢＴＯ（ＢａＴｉＯ_３）、Ｔａ_２Ｏ_５、ＨｆＯ_２、又は、ＺｒＯ_２等の金属酸化膜や、これらの金属酸化膜の積層体等を用いることができる。また、第１の誘電層２２、及び、第２の誘電層２４として誘電率の高い材料を用いることにより、より大きな容量を得ることができる。第１の誘電層２２と第２の誘電層２４とは、同じ材料及び構成であってもよく、また、異なる材料及び構成であってもよい。

第１の導電層２１、第２の導電層２３、第３の導電層２５、及び、第１の導電プラグ２６、第２の導電プラグ２７、及び、第３の導電プラグ２８は、半導体装置に配線やプラグ等に通常用いられる導電材料であれば、特に限定されない。例えば、Ｃｕ、Ｗ、Ａｌ、Ａｇ、ＴｉＮ、ＴａＮ等を用いることができる。
特に、第１の導電プラグ２６、第２の導電プラグ２７、及び、第３の導電プラグ２８として、タングステンを用いるＷ−ＣＶＤ（Chemical Vapor Deposition）により形成されたＷプラグを用いることにより、半導体装置の製造工程数を削減することが可能である。

三端子電極容量素子構造のキャパシタ２０を構成する第１の導電層２１、第１の誘電層２２、第２の導電層２３、第２の誘電層２４、及び、第３の導電層２５の各層が同一形状で形成され、積層構造の側壁１９は平坦面に形成されている。このため、キャパシタ容量を決定する、導電層と誘電層との接触面積が設計通りに形成することができる。このため、キャパシタ２０の容量と設計値との誤差の発生を抑制することができる。

また、三端子電極容量素子構造のキャパシタ２０において、第１〜第３の導電層２１，２３，２５及び第１、第２の誘電層２２，２４には段差がない。このため、誘電層のカバレージの問題が発生せず、誘電層の層厚が均一に形成され、電極間での電界集中や電極のショート等によるキャパシタ２０の不良の発生を抑制することができる。

また、キャパシタ２０は、第５の絶縁層１４内に形成されているように、半導体装置の１つの層間内に形成することができる。つまり、従来のＭＩＭキャパシタと同様に半導体装置の１つの層間に形成することができる。このため、キャパシタ２０が形成された層の上層に対する影響がなく、半導体装置の配線レイアウトの自由度を高めることができる。また、キャパシタ２０を構成する位置は、半導体装置の層間構造内であれば、任意の層間に形成することが可能である。
従って、本実施の形態の三端子電極容量素子構造のキャパシタを構成することにより、従来のＭＩＭキャパシタと同一面積で、従来のＭＩＭキャパシタのほぼ倍のキャパシタ容量を得ることができる。

２．第１の実施の形態の半導体装置の製造方法
図１に示す構成の三端子電極容量素子構造のキャパシタの製造方法は、まず、平坦化された基板上に電極となる導電層と、誘電層と積層構造で形成する。そして、この積層構造を一括加工して、所定の面積の積層体からなるキャパシタを形成する。そして、このキャパシタ上に絶縁層の成膜と平坦化を行う。そして、キャパシタの各電極に接続する導体プラグを形成するために、キャパシタ及びキャパシタ上の絶縁層に、所定の形状、深さの開孔を行う。そして、開孔部側面にのみ絶縁層を形成し、各電極に配線接続する導電プラグを形成し、さらに、配線となる導電層を形成する。

以下、本実施の形態の半導体装置の製造方法を、図面を用いて詳細に説明する。なお、以下の説明において図１と同一の構成には同一の符号を付して、詳細な説明は省略する。

図２Ａに示すように、半導体基体１１上に、第４の絶縁層１２を形成する。第４の絶縁層１２は、後の工程でキャパシタとなる積層構造を形成する際に、半導体基体１１の表面を平坦化すること、及び、キャパシタの下層に形成された受動素子、能動素子、及び、配線を保護することを目的として形成する。第４の絶縁層１２としては、従来の半導体装置の絶縁層として使用されている材料、例えば、ＳｉＯ_２、ＳｉＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣＨ、ＳｉＯＦ、及び、ＳＯＧ、ｌｏｗ−ｋ膜等を用いることができる。

次に、平坦化された第４の絶縁層１４上の全面に、第１の導電層２１を形成する。さらに、第１の導電層２１上の全面に、第１の誘電層２２を形成する。同様に、第１の誘電層２２上の全面に、第２の導電層２３を形成する。第２の導電層２３上の全面に第２の誘電層２４を形成する。第２の誘電層２４上の全面に、第３の導電層２５を形成する。

この工程により、半導体基体１１上に、第１の導電層２１、第１の誘電層２２、第２の導電層２３、第２の誘電層２４、及び、第３の導電層２５からなる、キャパシタを構成する導電層及び誘電層の積層構造を形成することができる。

第１の導電層２１、第１の誘電層２２、第２の導電層２３、第２の誘電層２４、及び、第３の導電層２５は、原子層積層技術（ＡＬＤ）を用いて連続して積層することが好ましい。ＡＬＤを用いることにより、各層の厚さを厳密に制御する事ができ、キャパシタ２０キャパシタ容量と設計値との誤差を少なくすることが可能である。また、ＡＬＤを用いることにより、例えば、導電層となる金属層と、誘電体層となる酸化物層とを連続して成膜することができる。

さらに、この導電層及び誘電層からなる積層構造上に、第５の絶縁層１３を形成する。この第５の絶縁層１３は、第３の導電層２５を保護する目的で形成する。第３の導電層２５は、積層構造の最上層に形成されているため、第５の絶縁層１３を形成しない場合には、表面が外部に露出されてしまう。このため、第５の絶縁層１３を形成することにより、第３の導電層２５の表面の酸化を防ぐことができる。後の工程において第３の導電層２５の表面の端部が欠けるのを防ぐことができる。

このとき、第１の導電層２１の下層となる第４の絶縁層１４の表面が平坦に形成されていることにより、この第４の絶縁層１４上に第１の導電層２１を平坦に形成する事ができる。また、第１の導電層２１上に、第１の誘電層２２、第２の導電層２３、第２の誘電層２４、及び、第３の導電層２５を平坦に形成することができる。

第１の導電層２１、第２の導電層２３、及び、第３の導電層２５としては、従来の半導体装置内に構成される容量素子の電極として使用されている材料、例えば、Ｃｕ、Ｗ、Ａｌ、Ａｇ、ＴｉＮ、ＴａＮ等を用いることができる。
また、第１の誘電層２２、及び、第２の誘電層２４としては、従来の半導体装置内に構成される容量素子の誘電層として使用されている材料、例えば、Ｔａ_２Ｏ_５、ＨｆＯ_２、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ_３）、又は、ＳＴＯ（ＳｒＴｉＯ_３）、Ｔａ_２Ｏ_５、ＨｆＯ_２、又は、ＺｒＯ_２等の金属酸化膜や、これらの金属酸化膜の積層体等を用いることができる。

次に、図２Ｂに示すように、導電層及び誘電層からなる積層構造上に三端子電極容量素子構造のキャパシタのレジストパターン３２を形成する。
そして、レジストパターン３２に合わせて、上述の積層構造を、ドライエッチング装置を用いて、一括加工する。これにより、第１の導電層２１、第１の誘電層２２、第２の導電層２３、第２の誘電層２４、及び、第３の導電層２５を所定の形状に加工することができる。そして、第１の導電層２１、第１の誘電層２２、第２の導電層２３、第２の誘電層２４、及び、第３の導電層２５からなるキャパシタ２０を形成することができる。
このとき用いるドライエッチング装置としては、例えば、ＲＩＥ（Reactive Ion Etching）、ＩＣＰ（Inductive Coupled Plasma）等の垂直加工性に優れたドライエッチング装置を使用することが好ましい。垂直加工性に優れたドライエッチング方法を用いることにより、導電層及び誘電層の加工面を半導体基体１１の載置面に対して垂直に平坦化することができる。

次に、図２Ｃに示すように、キャパシタ２０の全面を覆うように第６の絶縁層１４を形成する。この第６の絶縁層１４は、例えばＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor Deposition）等を用いて第４の絶縁層１２とキャパシタ２０との段差を埋め込むように成膜した後に、ＣＭＰ（Chemical Mechanical Polishing）等を用いることにより表面を平坦化する。
なお、第６の絶縁層１４を成膜する方法として、上述のＨＤＰ−ＣＶＤ以外にも、例えば、塗布法を用いたＳＯＧやＬｏｗ−ｋ膜等を用いることもできる。

次に、図２Ｄに示すように、三端子電極容量素子構造のキャパシタ２０の第１の導電層２１と電気的に接続する第１の導電プラグを形成するための第１の開孔部３３を形成する。同様に、第２の導電層２３と電気的に接続する第２の導電プラグを形成するための第２の開孔部３４と、第３の導電層２５と電気的に接続する第３の導電プラグを形成するための第３の開孔部３５を形成する。

第１〜第３の開孔部３３，３４，３５は、例えば、以下の方法で形成することができる。
まず、図３Ａに示すように、第６の絶縁層１４上にレジストパターン３６ａを形成する。このレジストパターン３６ａは、第３の開孔部３５を形成する部分以外を覆うパターンに形成する。そして、このレジストパターン３６ａに合わせて、第５の絶縁層１３及び第６の絶縁層１４を、ドライエッチング装置を用いてエッチングにより除去する。この工程により、第３の導電層２５を露出する第３の開孔部３５を形成する。

次に、レジストパターン３６ａを除去した後、図３Ｂに示すように、第３の開孔部３５を埋めるようにレジストパターン３６ｂを形成する。このレジストパターン３６ｂは、第２の開孔部３４を形成する部分以外を覆うパターンに形成する。そして、このレジストパターン３６ｂに合わせて、第５の絶縁層１３、第６の絶縁層１４、第３の導電層２５及び第２の誘電層２４を、ドライエッチング装置を用いてエッチングにより除去する。この工程により、第２の導電層２３を露出する第２の開孔部３４を形成する。

次に、レジストパターン３６ｂを除去した後、図３Ｃに示すように、第３の開孔部３５及び第２の開孔部３４を埋めるようにレジストパターン３６ｃを形成する。このレジストパターン３６ｃは、第１の開孔部３３を形成する部分以外を覆うパターンに形成する。そして、このレジストパターン３６ｃに合わせて、第５の絶縁層１３、第６の絶縁層１４、第３の導電層２５、第２の誘電層２４、第２の導電層２３及び第１の誘電層２２を、ドライエッチング装置を用いてエッチングにより除去する。この工程により、第１の導電層２１を露出する第１の開孔部３３を形成する。

上述のドライエッチングにおいて、ドライエッチング装置としては、例えば、ＲＩＥ、又は、ＩＣＰ等の垂直加工性に優れたドライエッチング装置を使用することが好ましい。垂直加工性の優れたドライエッチング装置を使用することにより、第１〜第３の開孔部３３，３４，３５の側壁を、載置面に対して垂直に形成することができ、深さの異なる開孔を同一径で形成することができる。例えば、第１の開孔部３３は、第３の開孔部３５よりも深くまで開孔を形成する必要がある。この場合、垂直加工性が悪いと、第１の開孔部３３の底面に近づく程、第１の開孔部３３の径が大きくなり、エッチングにより除去される第１の誘電層２２及び第２の導電層２３の面積と、レジストパターン３６で形成した開孔面積とに差が出る。このため、キャパシタ容量を決定する導電層と誘電層との接触面積が設計値と異なり、形成された容量素子のキャパシタ容量と設計値との誤差が大きくなる。

なお、キャパシタ２０のキャパシタ容量と設計値との誤差が容認できる程度の誤差であれば問題ない。このため、形成したキャパシタのキャパシタ容量と設計値との誤差が、実用上問題ない程度であれば積層構造の側壁１９や、第１〜第３の開孔部３３，３４，３５の側壁が半導体基体１１の載置面に対して垂直からわずかにずれていてもよい。

また、第３の導電層２５と第２の誘電層２４をエッチングする工程、及び、第２の導電層２３と第１の誘電層２２をエッチングする工程では、導電層と誘電層とを選択的にエッチングすることにより、所定の深さの開孔を形成することができる。例えば、第３の導電層２５と第２の誘電層２４をエッチングする場合には、ドライエッチングの条件や時間を制御することにより、また、エッチングの際のプラズマの波長を見ることにより、第３の導電層２５のみをエッチングにより除去する。そして、ドライエッチングの条件を変更し、第２の誘電層２４を、第２の導電層２３が露出するまでエッチングにより除去する。この結果、第２の開孔部３４を形成することができる。
第２の開孔部３４と同様に、第２の導電層２３が露出するまで、第３の導電層２５と第２の誘電層２４をエッチングにより除去した後、第２の導電層２３と第１の誘電層２２とを上述の方法で選択的なエッチングにより除去し、第１の開孔部３３を形成することができる。

次に、図４Ａに示すように、第６の絶縁層１４及び第１〜第３の開孔部３３，３４，３５を覆うように、絶縁層３７を形成する。
そして、図４Ｂに示すように、第６の絶縁層１４の上面及び第１〜第３の開孔部３３，３４，３５の底部に設けられた絶縁層３７を、ドライエッチング装置を用いてエッチングにより除去する。
この工程により、第１の開孔部３３の側壁に第１の絶縁層１６を形成することができる。また、第２の開孔部３４の側壁に第２の絶縁層１７を形成することができ、第３の開孔部３５の側壁に第３の絶縁層１８を形成することができる。
第１の絶縁層１６を形成することにより第１の開孔部３３の側壁に露出した第２の導電層２３、及び、第３の導電層２５を被覆する。また、第２の絶縁層１７を形成することにより、第２の開孔部３４の側壁に露出した第３の導電層２５を第２の絶縁層１７で被覆する。

上述のドライエッチングにおいて、ドライエッチング装置としては、例えば、ＲＩＥ、又は、ＩＣＰ等の垂直加工性に優れたドライエッチング装置を使用することが好ましい。垂直加工性の優れたドライエッチング装置を使用することにより、第１〜第３の開孔部３３，３４，３５の側壁に形成された絶縁層３７がエッチングされず、第６の絶縁層１４上及び第１〜第３の開孔部３３，３４，３５の底部に設けられた絶縁層３７のみをエッチングにより除去することができる。

次に、図４Ｃに示すように、側壁に絶縁層が形成された第１の開孔部３３内に第１の導電プラグ２６を形成し、第２の開孔部３４内に第２の導電プラグ２７を形成し、第３の開孔部３５内に第３の導電プラグ２８を形成する。
第１の導電プラグ２６、第２の導電プラグ２７、及び、第３の導電プラグ２８の形成は、例えば、Ｗ−ＣＶＤにより、第１〜第３の開孔部３３，３４，３５内を埋め込んで、第６の絶縁層１４上の全面にＷ層を成膜する。そして、第６の絶縁層１４上のＷ層をＣＭＰや全面エッチングにより除去する。この工程により、第１〜第３の開孔部３３，３４，３５内に埋め込まれたＷ層のみを残存させ、第１の導電プラグ２６、第２の導電プラグ２７、及び、第３の導電プラグ２８を形成することができる。

また、第１の導電プラグ２６、第２の導電プラグ２７、及び、第３の導電プラグ２８は、上述のＷ−ＣＶＤを用いる方法以外にも、例えば、従来から半導体装置の製造方法としてＣｕ配線を形成する際に用いられている、ダマシン法を用いて形成することもできる。
このように、第１の導電プラグ２６、第２の導電プラグ２７、及び、第３の導電プラグ２８は、使用する材料等に応じて製造方法を適宜選択して形成することができる。

次に、図４Ｄに示すように、第４の導電層３０と導電層と第５の導電層３１を形成する。第４の導電層３０と導電層と第５の導電層３１は、従来の半導体装置の配線の形成方法と同様に形成することができる。
例えば、第４の導電層３０と導電層と第５の導電層３１は、第１の導電プラグ２６、第１の絶縁層１６、第２の導電プラグ２７、第２の絶縁層１７第３の導電プラグ２８及び第３の絶縁層１８の上、並びに、第６の絶縁層１４の上の全面に導電層を形成する。そして、所定の配線パターンに合わせて導電層上にレジストパターンを形成し、導電層をエッチングにより除去して、所定のパターンの配線を形成する。

第４の導電層３０を形成することにより、第１の導電プラグ２６と第３の導電プラグ２８とを電気的に接続する。この構成により、キャパシタ２０の第１の導電層２１と第３の導電層２５とを、第１の導電プラグ２６と第３の導電プラグ２８とを介して、第４の導電層３０により電気的に接続する。そして、第４の導電層３０により、第１の導電層２１と第３の導電層２５とを、キャパシタ２０から半導体装置１０内の配線層に引き出すことができる。また、第５の導電層３１を形成することにより、キャパシタ２０の第２の導電層２３を、第２の導電プラグ２７を介して、キャパシタ２０から半導体装置内の配線層に引き出すことができる。

以上の工程により、図１に示した三端子電極容量素子構造のキャパシタ２０、及び、このキャパシタ２０を備えた半導体装置１０を製造することができる。

上述の本実施の形態の半導体装置の製造方法の特徴としては、絶縁層が平坦化された基板上に電極となる導電層と誘電層の積層を数回繰り返すことで、積層構造を形成することにある。
従来は導電層を成膜してから所定の形状に加工する。そして、この導電層上に誘電膜を成膜してから所定の形状に加工する。そして、これらの成膜と加工とを繰り返して徐々に積層していくことにより、ＭＩＭキャパシタを製造している。このため、導電層を所定の形状に加工する際、導電層表面の酸化が発生し、キャパシタ容量に設計値との誤差が発生する。また、所定の形状に加工した導電層や誘電層上を覆うように、上層の導電層や誘電層を成膜する。このため、下層の導電層や誘電層の端部において、上層の導電層や誘電層のカバレージが悪化する。

これに対して、本実施の形態の製造方法では、キャパシタ素子の導電層と誘電層とを全て先に形成した後、所定の形状に積層構造を一括加工することにより、成膜する部分に段差が発生しない。このため、カバレージ等の問題の発生を抑制することができ、電極間のショートといったデバイスの不良を抑制することができる。この結果、導電層と誘電層とを薄膜により構成するキャパシタ素子の形成が容易になり、半導体装置の小型化に有利となる。

さらに、導電層と誘電層の積層構造を先に全て形成することにより、加工処理等で発生するエッチング副生成物の付着や、導電層表面の酸化等による、導電層表面の状態の変化を抑制することができる。このため、デバイスの不良や特性変動を抑制することができる。
従って、上述の方法で三端子電極容量素子構造のキャパシタを製造することにより、カバレージの悪化による絶縁破壊等の問題の発生を抑制することができる。

また、上述の本実施の形態の半導体装置の製造方法の特徴としては、積層構造を一括でエッチングすることにある。
従来の製造方法では、それぞれの導電層又は誘電層を加工した後、上層の誘電層又は導電層の成膜を行う。これに対して、本実施の形態の製造方法では、導電層及び誘電層を連続成膜した後、この積層構造を一括で加工する。このため、三端子電極容量素子構造の加工が連続した一つの工程で行うことができ、半導体装置の製造が容易になる。

また、上述の本実施の形態の半導体装置の製造方法の特徴としては、導電層と配線を接続する為の開孔部側面に絶縁層を形成することにある。
上述の本実施の形態の半導体装置の製造方法において、第１の開孔部を形成すると、キャパシタの第２の導電層及び第３の導電層が、開孔部の側面から露出する。また、第２に開孔部を形成すると、キャパシタの第３の導電層が、開孔部の側面から露出する。
この側面から露出した第２の導電層又は第３の導電層を絶縁層で覆うことにより、目的とする電極層以外の影響を受けることなく三端子電極容量素子の形成が可能となる。

さらに、従来のＭＩＭキャパシタと同様に、半導体装置を構成する層間構造の１つの層間内に形成することができる。このため、従来のＭＩＭキャパシタと同じ面積で、約２倍のキャパシタ容量を得ることが可能な三端子電極容量素子を提供することができる。
従って、積層構造のキャパシタを１つの層間膜内で形成することにより、上層の層間構造への影響が無く、半導体装置内の配線レイアウトの自由度が高まる。

３．半導体装置の他の実施の形態
次に、本発明の半導体装置の他の実施の形態について図面を用いて説明する。なお、以下の説明において図１と同一の構成には同一の符号を付して、詳細な説明は省略する。
図５及び図６は、図１に示したキャパシタ２０を２つ備えた半導体装置の断面図である。

図５に示す半導体装置は、半導体基体１１上の第４の絶縁層１２上に１つのキャパシタ２０が形成され、このキャパシタ２０の上層に配線層が形成される。さらに、配線層の上層にさらにキャパシタ２０が形成され、このキャパシタ２０の上層に配線層が形成され。

１つの層内にキャパシタ２０が形成されるため、キャパシタ２０が形成された層の上層に配線となる導電層３０，３１を形成することができる。このため、半導体装置内の配線レイアウトの自由度が向上する。
また、キャパシタ２０が複数の層間に渡って形成されないため、このキャパシタ２０及びキャパシタ２０から引き出されて配線層の直上に、さらにもう１つのキャパシタ２０を形成することができる。

また、図６に示すように、同一層内に複数のキャパシタ２０を形成することができる。
例えば、同一層内に、同じ構成のキャパシタを製造する場合には、導電層及び誘電層の形成工程、開孔部及び導電プラグの形成工程等のすべての工程を同時に行うことができる。このため、上述の三端子電極容量素子構造のキャパシタ２０を備える半導体装置の製造方法の一連の工程により、複数のキャパシタ２０を同時に形成することができる。

半導体装置の構成を上述の図５及び図６に示す構成とした場合にも、従来のＭＩＭキャパシタと同じ面積で、約２倍のキャパシタンス値を得ることができる。また、複数のキャパシタ２０を形成した層の上層を配線層等として使用することができるため、半導体装置内の配線レイアウトの自由度が向上する。このため、半導体装置の小型化に有利である。

本発明は、上述の構成に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。

本発明の第１の実施の形態の半導体装置の構成を説明するための図である。 Ａ〜Ｄは、本発明の第１の実施の形態の半導体装置の製造工程を説明するための図である。 Ａ〜Ｃは、本発明の第１の実施の形態の半導体装置の製造工程を説明するための図である。 Ａ〜Ｄは、本発明の第１の実施の形態の半導体装置の製造工程を説明するための図である。 本発明の他の実施の形態の半導体装置の構成を説明するための図である。 本発明の他の実施の形態の半導体装置の構成を説明するための図である。

符号の説明

１０ 半導体装置、１１ 半導体基体、１２ 第４の絶縁層、１３ 第５の絶縁層、１４ 第６の絶縁層、１６ 第１の絶縁層、１７ 第２の絶縁層、１８ 第３の絶縁層、１９ 側壁、２０ キャパシタ、２１ 第１の導電層、２２ 第１の誘電層、２３ 第２の導電層、２４ 第２の誘電層、２５ 第３の導電層、２６ 第１の導電プラグ、２７ 第２の導電プラグ、２８ 第３の導電プラグ、３０ 第４の導電層、３１ 第５の導電層、３２，３６ａ，３６ｂ，３６ｃ レジストパターン、３３ 第１の開孔部、３４ 第２の開孔部、３５ 第３の開孔部、３７ 絶縁層

Claims (8)

1. 半導体基体と、
   前記半導体基体上に形成された第１の導電層と、前記第１の導電層上に形成された第１の誘電層と、前記第１の誘電層上に形成された第２の導電層と、前記第２の導電層上に形成された第２の誘電層と、前記第２の誘電層上に形成された第３の導電層と、からなる容量素子と、
   前記容量素子の前記第１の誘電層、前記第２の導電層、前記第２の誘電層、及び、前記第３の導電層を貫通する第１の開孔部と、
   前記容量素子の前記第２の誘電層、及び、前記第３の導電層を貫通する第２の開孔部と、
   前記第１の開孔部の側壁に設けられた第１の絶縁層と、
   前記第１の絶縁層の内側に設けられ、前記第１の導電層と電気的に接続する第１の導電プラグと、
   前記第２の開孔部の側壁に設けられた第２の絶縁層と、
   前記第２の絶縁層の内側に設けられ、前記第２の導電層と電気的に接続する第２の導電プラグと、
   前記第３の導電層に電気的に接続する第３の導電プラグと、を備え、
   前記第１の導電層、前記第１の誘電層、前記第２の導電層、前記第２の誘電層、及び、前記第３の導電層からなる積層体の側面が、容量素子の載置面に対して略垂直である
   半導体装置。
2. 前記容量素子が、一つの層間構造内に形成されている請求項１記載の半導体装置。
3. 前記容量素子を構成する前記導電膜間の前記誘電膜は、少なくとも１種類以上の誘電膜により構成されている請求項１記載の半導体装置。
4. 半導体基体上に第１の導電層と、第１の誘電層と、第２の導電層と、第２の誘電層と、第３の導電層とからなる、導電層と誘電層との積層構造を形成する工程と、
   前記積層構造をエッチングして、前記第１の導電層と、前記第１の誘電層と、前記第２の導電層と前記第２の誘電層と前記第３の導電層とからなる容量素子を形成する工程と、
   前記容量素子に、前記第１の誘電層、前記第２の導電層、前記第２の誘電層、及び、前記第３の導電層を貫通する第１の開孔部を形成する工程と、
   前記容量素子に、前記第２の誘電層、及び、前記第３の導電層を貫通する第２の開孔部を形成する工程と、
   前記第１の開孔部及び前記第２の開孔部の側壁に、第１の絶縁層及び第２の絶縁層を形成する工程と、
   前記第１の絶縁層の内側に前記第１の導電層と電気的に接続する第１の導電プラグを形成する工程と、
   前記第２の絶縁層の内側に前記第２の導電層と電気的に接続する第２の導電プラグを形成する工程と、
   前記第３の導電層上に第３の導電プラグを形成する工程と、
   を備える半導体装置の製造方法。
5. 前記積層構造を形成する工程において、前記第１の導電層と、前記第１の誘電層と、前記第２の導電層と、前記第２の誘電層と、前記第３の導電層を連続処理で形成する請求項４記載の半導体装置の製造方法。
6. 原子層堆積成膜法により、前記第１の導電層と、前記第１の誘電層と、前記第２の導電層と、前記第２の誘電層と、前記第３の導電層を連続処理で形成する請求項５記載の半導体装置の製造方法。
7. 前記容量素子を一つの層間構造内に形成する請求項４記載の半導体装置の製造方法。
8. 前記開孔部の側壁に絶縁層を形成する工程が、開孔部内を覆う絶縁層を形成する工程と、開孔部の底部に形成された前記絶縁層を除去する工程とからなる請求項４記載の半導体装置の製造方法。

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