KR20000053364A - Ｂｅｏｌ 감결합 커패시터 - Google Patents

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Abstract

본 발명은 집적 회로 응용에서 커패시터를 제조하기 위해 사용되는 10 이상의 고 유전율을 가지는 비정질 유전체에 관한 것이다. 본 발명의 비정질 유전체는 450℃ 이하의 온도를 사용하여 형성되며, 따라서 BEOL 금속학과 반대로 작용하지 않는다. 본 발명의 비정질 유전체는 우수한 공형성 및 낮은 누설 전류를 나타낸다. 또한 본 발명은 본 발명의 커패시터를 포함하는 상감 소자(damascene devices)에 관한 것이다.

Description

ＢＥＯＬ 감결합 커패시터 {BEOL DECOUPLING CAPACITOR}
본 발명은 고 정전용량 마이크로일레트로닉 커패시터에 관한 것이며, 더 구체적으로는 BEOL(back-end-of-the-line) 또는 상감(damascene) 기술을 사용하여 형성된 커패시터에서 유전체로 사용될 수 있는 비정질의 고 유전율 박막 물질에 관한 것이다. 또한 본 발명은 상감 구조 및 본 발명의 커패시터를 포함하는 신규한 집적 회로(integrated circuit; IC) 상감 반도체 소자를 제공한다.
전원 및 접지 노이즈를 허용가능한 레벨로 감소시키기 위해서는, 현대식 마이크로프로세서 칩의 전원 및 접지 버스 양단에 약 1 nF/mm2이상의 고 정전용량 IC 커패시터를 연결하는 것이 필요하다. 고 정전용량의 커패시터는 스위칭 회로에 매우 근접한 위치에서 저 저항 도체(low-resistance conductor)를 사용하여 전원 및 접지 버스에 연결되어야 한다. 이러한 목적을 달성하기 위한, 하나의 바람직한 방법은 고 정전용량의 커패시터를 BEOL 공정으로 만드는 것이다.
이러한 BEOL 감결합 커패시터용 박막 유전체는 다음과 같은 요구 조건 모두를 충족시켜야 한다.
(1) SiO2및 Si3N4와 같은 종래의 유전체와 비교하여 고 유전율(예를 들어 유전율이 20이며 두께가 100nm인 후막은 1.8nF/mm2의 정전용량을 가짐)을 가져야 하며,
(2) 금속학(metallurgy) 및 BEOL 공정 모두에서 사용될 수 있는 형성 온도를 가져야 한다.
후자의 기준은 BEOL 감결합 커패시터를 형성하는 경우에 사용되는 유전체의 증착 온도가 약 450℃ 이하가 되어야 함을 의미한다. 전원 및 접지 연결을 위해 사용되는 BEOL 금속학의 원하지 않는 불안전성을 방지하기 위해서는 이러한 낮은 증착 온도가 필요하다.
고 유전율을 가지는 여러 가지 유전체가 당업계에 알려져 있지만, 종래 기술의 유전체는 높은 증착 온도를 필요로 하기 때문에 BEOL 공정에서는 사용될 수 없었다. 고 유전율을 가지는 물질의 일례가 특정 페로브스카이트(perovskite) 형태의 산화물로 형성된 결정체이다. 일반적으로 페로브스카이트 구조의 산화물 결정체는 약 200 이상의 유전율을 가지지만, 약 500℃ 이상의 온도에서 증착되어야 하거나 약 500℃ 이상의 온도를 사용하는 포스트 어닐링 단계(post anneal step)를 필요로 한다. 이러한 이유로 BEOL 공정에서는 바륨 스트론튬 티탄산화막(BSTO)과 같은 페로브스카이트 구조의 산화물 결정체를 사용할 수 없었다.
종래의 유전체에 관한 전술한 문제점을 고려하여, 전술한 요구 조건을 충족시키는, BEOL 감결합 커패시터를 제조하는 경우에 사용될 수 있는 유전체를 개발할 필요성이 존재한다.
본 발명의 목적은 BEOL 배선 레벨을 커패시터 전극으로 사용하는 커패시터를 형성하는데 사용될 수 있는 박막 유전체를 제공하는 것이다.
본 발명의 다른 목적은 SiO2(ε= 4.0) 및 Si3N4(ε= 7.0), 및 Al2O3(ε= 9.0)과 같은 종래의 유전체보다 고 유전율을 가지며 BEOL 금속학에서도 가능한 온도에서 형성될 수 있는 박막 유전체를 제공하는 것이다.
본 발명의 다른 목적은 약 2 nF/mm2의 정전용량을 가지는, 높은 정전용량의 BEOL 감결합 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 약 1 μA/cm2이하의 낮은 누설 전류와 함께 본 발명이 적용된 전극 구조 및 기하학에 대하여 양호한 공형성(conformality)을 나타내는 박막 유전체를 제공하는 것이다.
본 발명의 다른 목적은 낮은 누설 전류를 나타내는 상감 구조에 높은 정전용량 커패시터를 제공하는 것이다.
본 발명에서는 비정질 페로브스카이트 구조의 산화물을 박막 유전체로서 사용함으로써 이들 및 다른 목적들을 달성한다. 구체적으로 말하면, 본 발명은 집적 회로 칩에서 BEOL 배선 레벨을 커패시터 전극으로 사용하여 형성된 커패시터의 유전체로 비정질 상인 박막 물질을 사용하여 형성된 고 정전용량의 커패시터에 관한 것이다. 이들 배선 레벨은 전원 및 접지 레벨을 포함한다. 이와 마찬가지로 커패시터는 스위칭 회로에 아주 근접하여 위치할 수 있으며, 효율적인 필터링과 감소된 노이즈를 제공한다.
BEOL 레벨에서, 주위 온도를 450℃ 이하의 낮은 온도로 유지해야 하며, 따라서 본 발명의 신규한 커패시터를 이러한 낮은 온도 이하에서 유지하기 위해 낮은 온도의 증착 및 어닐링 공정을 사용해야 한다. 이는 비정질 상의 유전체 형성을 보장한다. BSTO의 비정질 상이 약 25 이상의 유전율을 가지는 것으로 판단되는데, 여기서 약 25 이상의 유전율은 회로 응용에서 사용되는 전형적인 유전체의 유전율보다 상당히 높은 값이다. 납 란타늄 티탄산화막(PLTO), 바륨 지르코늄 티탄산화막(BZTO), 및 탄탈륨 티탄산화막(TTO)과 같은 페로브스카이트 구조의 다른 산화물의 유전율은 비정질 상의 유전율보다 높을 수 있다. 이들 특정 형태의 비정질 유전체를 사용하여 형성된 커패시터는 낮은 누설 전류 및 양호한 공형성을 제공한다.
본 발명의 다른 특징에 따라, 본 발명의 커패시터는 신규한 IC 상감 반도체 소자를 제조하는데 사용된다. 본 발명의 실시예에서, 커패시터는 상감 구조의 최종 배선 레벨 상에 제조되거나, 최종 배선 레벨 하부의 배선 레벨 상에 제조되거나, 또는 상감 구조의 레벨간 유전체 내에 형성된 트렌치 내에 제조될 수 있다.
도 1은 금속/절연체/금속, 즉 비정질 유전막(12)이 도전성 전극(14, 16) 사이에 배치된 본 발명의 감결합 커패시터(10)의 단면도이다.
도 2는 집적 회로 칩(30)에 근접하여 위치하는 도 1의 감결합 커패시터의 단면도이다.
도 3(a)- 3(b)는 본 발명의 BEOL 커패시터를 형성하는 경우에 사용되는 여러 가지 공정 단계를 예시하는 단면도인데, 3(a)는 리소그래피 및 건식 식각 방법을 사용하여 형성되는 손가락 모양의 구조를 예시하며, 도 3(b)는 금속 매립 공정을 사용하여 각 손가락 모양의 돌기 사이의 공간을 매립(filling)하여 형성되는 수평 BEOL 커패시터를 예시한다.
도 4(a)-4(b)는 본 발명의 BEOL 커패시터를 형성하는 경우에 사용되는 여러 가지 공정 단계를 예시하는 단면도인데, 도 4(a)는 패턴화 방법을 사용하여 형성되는 손가락 모양의 금속을 예시하며, 도 4(b)는 본 발명의 방법을 사용하여 패턴화된 금속 영역 사이의 공간을 매립하여 형성되는 구조를 예시한다.
도 5(a)는 커패시터가 최외측, 즉 최종 배선 레벨(wiring level) 상에 형성된 IC 상감 반도체 소자의 평면도이며, 도 5(b)는 커패시터가 최외측, 즉 최종 배선 레벨 상에 형성된 IC 상감 반도체 소자의 측면도이다.
도 6(a)는 커패시터가 최외측 배선 레벨의 하부에 놓이는 배선 레벨 상에 형성되는 IC 상감 반도체 소자의 평면도이며, 도 6(b)는 커패시터가 최외측 배선 레벨의 하부에 놓이는 배선 레벨 상에 형성되는 IC 상감 반도체 소자의 측면도이다.
도 7(a)는 커패시터가 최종 레벨간(interlevel) 유전층 내에 형성된 트렌치 내에 형성되는 IC 상감 반도체 소자의 평면도이며, 도 7(b)는 커패시터가 최종 레벨간 유전층 내에 형성된 트렌치 내에 형성되는 IC 상감 반도체 소자의 측면도이다.
BEOL 공정에서 높은 정전용량 커패시터를 제조하는데 사용되며 10 이상의 유전율을 가지는 비정질 박막 유전체를 제공하는 본 발명에 대해 본 명세서에 첨부된 도면을 참조하여 보다 상세하게 설명한다. 도면에서 동일한 도면 번호는 동일하거나 상응하는 소자를 지칭하기 위해 사용된다.
도 1에 금속/절연체/금속 즉, 본 발명의 감결합 커패시터(10)의 단면도가 예시되어 있다. 구체적으로 말하면, 도 1의 감결합 커패시터(10)는 전극(14, 16) 사이에 배치된 비정질 박막 유전체(12)를 포함한다. 도 1에 도시된 전극 각각은 집적 회로 제조 공정의 거의 마지막 단계, 즉 BEOL 공정에서 제조되는 전원(Vdd) 및 접지(Gnd) 배선 레벨을 포함한다. 전극은 TaN, Pt, Ir, 산화 루테늄, Al, Au, Cu, Ta, TaSiN, 및 이들의 혼합물 또는 이들의 다중층과 같은 종래의 도체 물질에 의해 구성되지만, 이러한 도체 물질로 제한되는 것은 아니다. 또한 본 발명에서는 종래의 다른 도체 물질을 사용할 수 있다. 또한 전극은 증착 및 패턴화를 포함하여 당업자에게 잘 알려진 BEOL 공정에 의해 제조된다.
본 발명의 비정질의 고 유전율 박막(12)은 페로브스카이트 구조의 산화물로 구성된다. 본 명세서에서 사용되는 용어 "페로브스카이트 구조의 산화물"은 원소의 주기율표(CAS 버전)의 4B족(Ti, Zr 또는 Hf), 5B족(V, Nb, 또는 Ta), 6B족(Cr, Mo 또는 W), 7B족(Mn, 또는 Re) 또는 1B족(Cu, Ag, 또는 Au)으로 이루어진 군으로부터 선택되는 적어도 하나의 금속을 포함하는 적어도 하나의 산성 산화물 및 약 1가 내지 3가의 양전하(positive formal charge)를 가지는 적어도 하나의 잉여 양이온(additional cation)을 포함하는 물질을 지칭한다. 일반적으로 이러한 페로브스카이트 구조의 산화물은 ABO3라는 기본 화학식을 가지는데, 여기서 A는 전술한 양이온 중의 하나이며, B는 전술한 금속 중의 하나이다.
적당한 페로브스카이트 구조의 산화물은 티탄산염계 유전체, 망간산염계 물질, 구리산염계 물질, 텅스텐 브론즈형의 니오브산화막·탄탈산화막·티탄산화막, 및 비스무트 층을 가지는 탄탈산화막·니오브산화막·티탄산화막을 포함하지만, 이들로 제한되는 것은 아니다. 본 발명에서는 이들 페로브스카이트 구조의 산화물 중에서, 바륨 스트론튬 티탄산화막(BSTO), 바륨 티탄산화막, 납 지르코늄 티탄산화막(PZTO), 바륨 지르코늄 티탄산화막(BZTO), 탄탈륨 티탄산화막(TTO), 납 란타늄 티탄산화막(PLTO), 바륨 스트론튬 니오브산화막, 바륨 스트론튬 탄탈산화막, 또는 스트론튬 티탄산화막(STO)이 바람직하다. 가장 바람직한 페로브스카이트 구조의 산화물은 BSTO 또는 BZTO이다.
본 발명에서 사용되는 페로브스카이트 구조의 산화물은 비정질(또는 저온) 상(phase)을 가져야 하며, 이는 이러한 물질의 결정 상이 BEOL 공정에서는 사용할 수 없는 온도에서 형성되기 때문이라는 것을 다시 한번 강조한다. 본 명세서에서 사용되는 용어 "비정질 상"은 페로브스카이트 구조의 산화물의 결정 구조가 규칙성이 부족하다는 것을 표시하기 위해 사용된다. 이러한 비정질 상은 매우 규칙적으로 배열된 결정 구조가 관찰되는 물질의 결정 상과는 다르다.
본 발명의 비정질 박막 유전체는 페로브스카이트 구조 산화물의 결정화 온도보다 훨씬 이하의 온도에서 동작할 수 있는 적당한 증착 과정에 의해 형성되며, 이 후에 증착된 물질은 어닐링(annealing)된다.
일반적으로 비정질 박막 유전체의 증착 온도는 400℃ 이하로 유지되며, 따라서 BEOL 공정의 온도 요구를 만족시킨다. 일부 경우에서는 450℃ 이상의 때로는 500℃ 이상의 비교적 높은 BEOL 온도가 허용될 수 있다. 본 발명의 비정질 박막 유전체의 특성은 500℃ 이상에서 잘 유지된다. 즉 500℃ 이상에서 비정질 상의 결정체로의 변환이 잘 일어난다.
비정질 박막 유전체를 형성하기 위해 본 발명에서 사용될 수 있는 적당한 증착 공정은 CVD(chemical vapor deposition; 화학 기상 증착)법, PVD(physical vapor deposition; 물리 기상 증착)법, PACVD(plasma-assisted chemical vapor deposition 플라즈마 화학 기상 증착)법, 저압 CVD법, 고밀도 플라즈마 CVD법, 이온화 PVD법, CSD(chemical solution deposition; 화학 액상 증착)법을 포함하지만, 이들 방법으로 제한되지는 않는다. 본 발명에서는 졸 겔(sol gel) 기술을 사용하여 본 발명의 비정질 박막 유전체를 형성할 수 있다. 본 발명의 비정질 막막 유전체를 형성하기 위해 사용되는 어닐링 단계는 0.1 내지 수 시간동안 약 150℃ 내지 450℃의 온도에서 수행된다. 더 구체적으로 말하자면, 0.5 내지 수 시간동안 300℃ 내지 400℃의 온도에서 어닐링이 수행된다. 어닐링 단계에서 산소, N2O, 오존 또는 공기 등의 혼합물과 같은 산화 가스를 사용할 수 있다.
본 발명의 비정질 박막 유전체를 형성하는데 사용되는 정확한 조건은 사용되는 구체적인 기술에 따라 다양하다. 유일한 임계 조건은 증착 및 어닐링 온도가 페로브스카이트 구조 산화물의 결정화 온도 이하가 되어야 한다는 것이다. 본 명세서에서 사용되는 용어 "박막"은 증착 과정에서 공형적으로 매우 평평한 층의 페로브스카이트 구조 산화물의 비정질 상이 형성된다는 것을 의미한다. 일반적으로 비정질 박막 유전체의 두께는 약 25 내지 500 nm 범위를 가진다. 더 바람직하게, 본 발명의 비정질 박막 유전체의 두께는 약 50 내지 약 200 nm 사이의 범위를 가진다.
비정질 박막 유전체의 유전율 ε은 약 10 이상이다. 더 바람직하게 본 발명의 비정질 박막 유전체는 약 14 내지 약 50의 유전율을 가진다. 본 발명의 비정질 박막 유전체의 유전율이 물질의 해당 결정 상의 유전율에 비해 낮음에도 불구하고, 본 발명의 비정질 유전체는 대부분의 집적 회로에서 사용되는 일반적인 실리콘 질화물과 실리콘 산화물에 비해 상당히 높은 유전율을 가진다. 전술한 바와 같이 본 발명의 비정질 박막 유전체는 450℃ 이하의 온도에서 제조될 수 있으며, 따라서 특히 Al 및 Cu계 금속학을 사용하여 형성되는 비정질 박막 물질은 BEOL 공정 온도 요구를 만족시킨다.
도 2에 도시되어 있는 바와 같이 칩의 배선 레벨 상에 커패시터(10)를 제조함으로써, 도 1의 커패시터를 집적 회로 칩(30)과 결합하여 사용할 수 있다. 도 2에 도시된 집적 회로 칩은 반도체 기판(32), 다중 배선(또는 상호접속) 레벨(34), 및 저 유전율 물질 또는 SiO2등의 산화물 또는 Si3N4등의 질화물과 같은 절연체(36)로 구성되는 여러 가지 레벨을 포함한다. 또한 본 발명에서는 10 이하의 유전율을 가지는 종래의 다른 무기 절연체 또는 유기 절연체를 사용할 수 있다. 층(16, 14, 12)으로 이루어진 도 1의 커패시터가 도 2에서 집적 회로 칩(30) 상에 위치한다는 것에 주의한다. 커패시터(10)는 상부 배선 레벨(34')의 상부에, 또는 상부 배선 레벨(34')과 커패시터의 전극(14) 사이에 형성될 수 있는 다른 임의의 배선 레벨 상에 제조될 수 있도록 예시되어 있다. 도 2에 다른 배선 레벨은 도시되어 있지 않지만, 다른 배선 레벨이 존재한다면, 이들 배선 레벨은 상부 배선 레벨(34')과 커패시터의 전극(14) 사이에 존재하게 된다.
도 1의 커패시터는 칩(30)의 활성 소자 영역과 아주 근접하게 제조되며, 따라서 집적 회로 칩에 효율적인 필터링과 감소된 노이즈를 제공한다. 또한 전원-접지간 전압은 비교적 일정한 레벨로 유지될 수 있는데, 이는 회로 스위치, 즉 전원 및 접지가 회로의 스위칭 충격을 흡수하기 때문이다. 450℃ 이하의 온도를 사용하여 커패시터를 제조하기 때문에, 배선 레벨(34)의 완전성(integrity)이 손상되지 않는다. 전술한 활성 소자 영역은 칩 표면(38)에 형성된다. 간단하게 예시하기 위해, 도면에는 활성 소자 영역을 도시하지 않는다. 도 2의 집적 회로 칩을 형성하는 경우에 사용되는 공정 단계는 종래의 방법에 의한 것이며, 당업계에 잘 알려져 있다는 것에 유의해야 한다. 따라서 본 발명에서는 이러한 공정 단계에 대하여 상세하게 설명하지 않는다.
도 2에 도시된 커패시터, 배선 레벨, 및 칩 구성은 여러 가지 바람직한 실시예에 따라 실제 회로 설계에서 제조될 수 있으며, 이들 중 몇몇의 실시예는 도 3-4에 예시되어 있다. 도 2에서는 커패시터가 수직으로 배열되고, 도 3-4에서는 커패시터가 수평으로 형성된다. 즉 도 2에서는 도체가 본 발명의 비정질의 고 유전율 박막에 대하여 상하로 형성되며, 도 3-4에서는 비정질 층이 전극을 형성하는 도체 영역과 인접하여 위치한다.
도 3(a)-3(b)에, 수평 감결합 커패시터를 형성하는 경우에 사용될 수 있는, 손가락 모양의 영역을 포함하는 구조, 즉 패턴화된 비정질 박막 유전체 영역(12)이 우선 형성된 후, 손가락 모양의 돌기부 사이의 공간이 금속(52)으로 매립되는 여러 가지 공정 단계가 예시되어 있다. 본 발명에서는 손가락 모양의 영역을 사용하는데, 이는 손가락 모양의 영역이 전체 구조의 전체 정전 용량을 증가시키고 특히 구조의 주변 전계(fringe electric field)를 증가시키기 때문이다.
특히 도 3(a)에서 본 발명의 비정질 박막 유전체(12)는 전술한 공정을 사용하여 저 유전율 물질 또는 절연 물질(50) 상에 형성된다. 저 유전율 물질 또는 절연층(50)은 반도체 기판(32), 저 유전율층 또는 절연층(36) 및 다중 배선 레벨(34)을 포함하는 집적 회로 칩의 일부이다. 절연층(50)은 전술한 바와 같이 절연층(36)과 동일하게 저 유전율을 가지는 물질을 포함한다.
절연 물질 상에 비정질 박막 유전체의 개별 패턴화 영역을 제공하기 위해 표준 리소그래피 및 반응성 이온 식각(reactive ion etching; RIE)과 같은 건식 식각을 사용하여 비정질 박막을 패턴화한다. 도 3(b)를 참조하여 설명하면, 그 후에 비정질 박막 유전체(12) 사이의 공간을 금속, 즉 전원 및 접지 레벨에서 사용되는 도전성 재료(52)로 매립시킴으로써 수평 감결합 커패시터가 완성된다. 금속 영역(52)을 형성하는데 사용되는 도전성 물질이 전술한 전극(14, 16)을 형성하는데 사용되는 물질과 동일하다는 것에 유의한다. 이들 구조에서, 비정질 유전체는 전원 및 접지 배선 레벨과 동일한 면 상에 위치하며 전원과 접지 사이에 높은 정전 용량을 제공한다. 추가 배선 레벨은 적당한 절연체에 의해 분리되도록 도시된다.
도 4(a)-4(b)는 패턴화된 금속 영역을 가지는 구조를 먼저 형성한 후 금속 영역 사이의 공간을 본 발명의 비정질 박막 유전체로 매립하는 본 발명의 다른 실시예를 예시한다. 특히 이 경우에, 전원 및 접지 리드용 금속(52)을 먼저 증착한 후 당업계에 공지된 종래 기술을 사용하여 이를 패턴화한다. 그 후 이러한 공간을 본 발명의 비정질 박막 유전체로 매립한다.
폴리싱 또는 다른 기술을 사용하여 과도한 금속 또는 유전체를 제거하거나 평탄화할 수 있다. 도 3(a)-3(b) 및 도 4(a)-4(b)의 커패시터 형성 단계를 반복하여 상기 제1 세트의 커패시터 상에 제2 세트의 커패시터를 형성할 수 있다. 이들 커패시터 세트 모두는 효율적인 감결합을 위해 소자 레벨에 근접하게 위치한다
도 5(a)-5(b)는 상감 구조의 최외측 배선 레벨 상에 형성된 커패시터를 포함하는 상감 반도체 소자의 평면도 및 측면도이다. 구체적으로 도 5(a)에는 평면도가 예시되어 있다. 도 5(a)에 도시된 구조는 Gnd 영역(100), Vdd 영역(102), 상부 전극(104), 퓨즈(106), 전원 스트랩/감결합 커패시터(power strap/decoupling capacitor; 108) 및 하부 전극(110)을 포함한다. 본 발명에서는 감결합 커패시터의 상부 전극의 세그먼트를 전원에 개별적으로 연결하기 위해 금속 퓨즈를 사용한다. 도 5(a)의 구조의 측면도가 도 5(b)에 예시되어 있다. 구체적으로 도 5(b)에 도시된 구조는 여러 가지 레벨간 유전체(dielectric interlevels; 114), 배선 레벨(116), 및 여러 가지 배선 레벨을 상호접속하기 위해 사용되는 비아(118)를 포함하는 상감 구조(112)를 포함한다. 캡층(cap layers; 120)은 여러 가지 배선 레벨의 상부에 형성된다. 또한 구조는 하부 전극(122), 본 발명의 방법을 사용하여 형성된 비정질의 고 유전율 박막층(124), 및 상부 전극(126)을 포함하는 패턴화된 커패시터 스택 영역을 포함한다.
도 5(a) 및 도 5(b)에 도시된 구조는 다음의 공정 단계를 사용하여 제조된다. 먼저 당업자에게 잘 알려진 종래의 상감 공정 단계를 사용하여 다중 절연층 및 배선 레벨을 포함하는 구조를 제조할 수 있는 상감 구조가 제조되는데, 여기서 여러 가지 배선 레벨을 상호접속하기 위해 비아를 사용한다.
상감 구조를 제조한 후에, 도전성 재료층(122)이 최종 금속 배선 레벨(LM)의 표면 상에 형성된다. 도전성 재료층은 커패시터의 하부 전극(122)으로 지칭될 수 있다. 도전성 재료 및 도전성 재료를 증착하기 위한 방법은 전술한 것과 동일하다. 도전성 재료층(122)의 바람직한 재료는 TaN이다.
다음, 전술한 재료 및 조건을 사용하여 도전성 재료의 표면 상에 비정질의 고 유전율 물질층(124)을 형성한다. 그후 하부 전극을 형성하는 경우에 사용되는 도전성 재료와 동일하거나 또는 다를 수 있는 다른 도전성 재료층(126)이 비정질의 고 유전율 박막 물질층 상에 형성된다. 커패시터의 상부 전극(126)을 형성하는 경우에 사용되는 매우 바람직한 도전성 재료는 Ta과 TaN의 혼합물이다.
여러 가지 층들이 증착된 후에, 리소그래피 및 건식 식각을 사용하여 캡층(120)이 패턴화된 커패시터 영역의 표면 상에 형성된다. 측벽 스페이서(spacer)―여기서 측벽 스페이서는 도면에 도시되지 않음―는 패턴화된 커패시터 영역의 각 면 상에 선택적으로 형성될 수 있다. 도 6(a)-(b)는 커패시터가 최외측 배선 레벨(LM) 아래에 위치하는 배선 레벨(MQ) 내에 형성되는 본 발명의 다른 실시예를 예시한다. 도 6(a)는 구조의 평면도이며, 도 6(b)는 구조의 측면도이다. 도 6(a)에서 구조는 Vdd 영역(102), 및 상감 구조의 최외측 배선 레벨(LM; 116) 상에 형성된 Gnd 영역(100)을 포함한다. 또한 구조는 Vdd 영역(102)과 하부 전극(122)을 연결하는 커넥션(116), 하부 MQ/전극 플레이트(128) 및 전원 스트랩/감결합 커패시터(108)를 포함한다.
구조의 측면도는 도 5(b)에 도시되고 도면 부호를 가지는 요소와 동일한 요소를 포함한다. 구조는 다음의 공정 단계를 사용하여 형성된다. 먼저 여러 가지 레벨간 유전체(114), 배선 레벨(116) 및 비아(118)를 포함하는 상감 구조가 제조된다. 다음, 커패시터를 형성하는 여러 가지 층들이 형성된 후, 전술한 기술을 사용하여 패턴화된 스택 커패시터가 제조된다.
그후 스택 커패시터 및 상감 구조의 노출된 영역 상에 캡층(120)이 형성된다. 캡층(120) 및 패턴화된 스택 커패시터를 포함하는 여러 가지 층들을 통과하는 비아(118)가 형성되어, 하부의 배선 레벨과 상호접속한다. 비아는 도전성 재료로 매립되고 평탄화된다. 그 후 유전체가 전체 구조 상에서 형성되어 패턴화, 식각되어 배선 영역이 형성되는데, 여기서 배선 영역은 이후에 적당한 도전성 금속으로 매립된다. 그 후, 외부 캡층(120)이 전체 구조 상에 형성되며, 도 6(b)에 도시된 구조가 제공된다. 패턴화된 감결합 커패시터의 각 측면 상에 측벽 스페이서가 선택적으로 형성될 수 있다.
도 7(a)-(b)는 패턴화된 스택 커패시터가 레벨간 유전체 내에 형성된 상감 트렌치 내에 형성되는 본 발명의 추가 실시예를 예시한다. 전술한 소자와 동일한 소자는 동일한 도면번호를 가진다. 구조는 여러 가지 레벨간 유전체(114), 배선 레벨(116) 및 이들 레벨을 연결하기 위한 비아(118)를 가지는 상감 구조를 포함한다. 커패시터는 최외측 절연체층의 트렌치 영역(130) 내에 형성되며, 스페이서(132)는 커패시터를 하부의 배선 레벨과 분리하기 위해 사용된다. 구조는 다음과 같은 단계를 통해 제조된다. 먼저 비아/최외측 배선 레벨을 통과하는 상감구조가 제조된다. 이러한 구조는 트렌치 영역(130)을 포함한다. 다음, 전술한 바와 같이 커패시터를 형성하는 다양한 층들이 증착되고 커패시터가 패턴화된다. 당업계에 공지된 종래의 방법을 사용하여 Si3N4또는SiO2와 같은 측벽 스페이서(132)를 형성하고 패턴화할 수 있다. 트렌치는 적당한 도전성 재료로 매립되고 평탄화되며, 캡층은 상감 구조의 최외측 배선 레벨 상에 형성되어, 도 7(b)에 도시된 구조를 제공한다. 본 발명이 바람직한 실시예에 대하여 구체적으로 기술하고 있지만, 당업자는 본 발명의 사상 및 범위를 벗어나지 않고 형식 및 상세 부분에 대하여 전술한 것과 같은 또는 다른 변화를 가할 수 있다는 것을 이해해야 한다.
본 발명에 따라 커패시터 전극으로 BEOL 배선 레벨을 사용하는 커패시터를 형성하는 경우에 사용될 수 있는 박막 유전체를 제공할 수 있으며, 종래의 유전체보다 고 유전율을 가지며 BEOL 금속학에서도 가능한 온도에서 형성될 수 있는 박막 유전체를 제공할 수 있다.
또한 본 발명에 따라 높은 정전용량의 BEOL 감결합 커패시터를 제공할 수 있으며, 낮은 누설 전류와 함께 본 발명이 적용된 전극 구조 및 기하학에 대하여 양호한 공형성(conformality)을 나타내는 박막 유전체를 제공할 수 있다.

Claims (31)

  1. 2개의 전극 사이에 위치하며 10 이상의 유전율을 가지는 비정질 유전체를 포함하는 커패시터.
  2. 제1항에 있어서,
    상기 비정질 유전체가 450℃ 이하의 온도에서 제조되는 커패시터.
  3. 제1항에 있어서,
    상기 비정질 유전체가 약 25 내지 약 500 nm의 두께를 가지는 박막인 커패시터.
  4. 제1항에 있어서,
    상기 비정질 유전체가 화학식 ABO3―여기서 B는 원소의 주기율표의 4B족, 5B족, 6B족, 7B족 또는 1B족으로 구성된 군으로부터 선택되는 금속을 포함하는 적어도 하나의 산성 산화물이며, A는 1가 내지 3가의 양전하를 가지는 적어도 하나의 잉여 양이온임―를 가지는 페로브스카이트 구조의 산화물(perovskite-type oxide)인 커패시터.
  5. 제4항에 있어서,
    상기 페로브스카이트 구조의 산화물이 티탄산염계 유전체, 망간산염계 물질, 구리산염계 물질, 텅스텐 브론즈형의 니오브산화막·탄탈산화막·티탄산화막, 또는 비스무트 층을 가지는 탄탈산화막·니오브산화막·티탄산화막인 커패시터.
  6. 제1항에 있어서,
    상기 비정질 유전체가 바륨 스트론튬 티탄산화막, 바륨 티탄산화막, 납 지르코늄 티탄산화막, 탄탈륨 티탄산화막, 납 란타늄 티탄산화막, 스트론튬 티탄산화막, 바륨 스트론튬 니오브산화막, 바륨 지르코늄 티탄산화막, 또는 바륨 티타늄 니오브산화막인 커패시터.
  7. 제1항에 있어서,
    상기 비정질 유전체가 바륨 스트론튬 티탄산화막 또는 바륨 지르코늄 티탄산화막인 커패시터.
  8. 제1항에 있어서,
    상기 전극이 도전성 재료로 구성되는 커패시터.
  9. 제8항에 있어서,
    상기 도전성 재료가 TaN, Pt, Ir, 산화 루테늄, Al, Au, Cu, Ta, TaSiN, 및 이들의 혼합물 또는 이들의 다중층으로 구성되는 군으로부터 선택되는 동일하거나 또는 서로 다른 재료로 구성되는 커패시터.
  10. 복수의 배선 레벨―여기서 복수의 배선 레벨 각각은 절연 물질에 의해 분리됨―을 가지는 집적 회로 칩에 있어서,
    청구항 1에 따른 커패시터가 집적 회로 칩의 다중 배선 레벨과 커패시터를 분리하는 절연 물질 상에 형성되는 집적 회로 칩.
  11. 제10항에 있어서,
    상기 커패시터의 비정질 유전체가 바륨 스트론튬 티탄산화막, 바륨 티탄산화막, 납 지르코늄 티탄산화막, 탄탈륨 티탄산화막, 납 란타늄 티탄산화막, 스트론튬 티탄산화막, 바륨 스트론튬 니오브산화막, 바륨 지르코늄 티탄산화막, 또는 바륨 스트론튬 탄탈산화막인 집적 회로 칩.
  12. 제10항에 있어서,
    상기 절연 물질이 산화물, 질화물 또는 다른 임의의 유기 또는 무기 절연 물질인 집적 회로 칩.
  13. 제10항에 있어서,
    상기 배선 레벨이 도전성 재료로 구성되는 집적 회로 칩.
  14. 제13항에 있어서,
    상기 도전성 재료가 TaN, Pt, Ir, 루테늄 산화물, Al, Au, Cu, Ta, TaSiN, 및 이들의 혼합물 또는 이들의 다중층으로 구성되는 군으로부터 선택되는 동일하거나 또는 서로 다른 재료로 구성되는 집적 회로 칩.
  15. 감결합 커패시터를 형성하는 방법에 있어서,
    a) 절연층의 표면 상에 10 이상의 유전율을 가지는 비정질 유전체 막을 형성하는 단계;
    b) 상기 비정질 유전체를 개별 섹션으로 패턴화하는 단계; 및
    c) 상기 패턴화된 영역 사이에 도전성 전극을 증착하는 단계
    를 포함하는 감결합 커패시터 형성 방법.
  16. 제15항에 있어서,
    상기 a) 단계가 450℃ 이하의 온도에서 증착하는 단계, 및 450℃ 이하의 온도에서 어닐링하는 단계를 포함하는 감결합 커패시터 형성 방법.
  17. 제15항에 있어서,
    상기 증착 단계가 화학 기상 증착법(CVD), 물리 기상 증착법(PVD), 플라즈마 화학 기상 증착법(PACVD), 저압 CVD법, 고밀도 플라즈마 CVD법, 이온화 PVD법, 또는 화학 액상 증착법(CSD)에 의해 수행되는 감결합 커패시터 형성 방법.
  18. 제17항에 있어서,
    상기 증착 단계가 화학 액상 증착법(CSD)에 의해 수행되는 감결합 커패시터 형성 방법.
  19. 제16항에 있어서,
    상기 어닐링 단계가 0.1 내지 수 시간동안 150℃ 내지 450℃의 온도의 산화 가스 내에서 수행되는 감결합 커패시터 형성 방법.
  20. 제15항에 있어서,
    상기 b) 단계가 리소그래피에 의해 수행되는 감결합 커패시터 형성 방법.
  21. 제15항에 있어서,
    상기 비정질 유전체가 약 25 내지 약 500 nm의 두께를 가지는 박막인 감결합 커패시터 형성 방법.
  22. 감결합 커패시터를 형성하기 위한 방법에 있어서,
    a) 절연층의 표면 상에 도전성 재료층을 증착하는 단계;
    b) 상기 도전성 재료층을 개별 섹션으로 패턴화하는 단계; 및
    c) 상기 개별 섹션 사이에 10 이상의 유전율을 가지는 비정질 유전체를 형성하는 단계
    를 포함하는 감결합 커패시터 형성 방법.
  23. 제22항에 있어서,
    상기 c) 단계가 450℃ 이하의 온도에서 증착하는 단계, 및 450℃ 이하의 온도에서 어닐링하는 단계를 포함하는 감결합 커패시터 형성 방법.
  24. 제23항에 있어서,
    상기 어닐링 단계가 0.1 내지 수 시간동안 200℃ 내지 450℃의 온도의 산화 가스 내에서 수행되는 감결합 커패시터 형성 방법.
  25. 제22항에 있어서,
    상기 비정질 유전체가 화학식 ABO3―여기서 B는 원소의 주기율표의 4B족, 5B족, 6B족, 7B족 또는 1B족으로 구성된 군으로부터 선택되는 금속을 포함하는 적어도 하나의 산성 산화물이며, A는 1가 내지 3가의 양전하를 가지는 적어도 하나의 잉여 양이온임―를 가지는 페로브스카이트 구조의 산화물인 감결합 커패시터 형성 방법.
  26. 제25항에 있어서,
    상기 페로브스카이트 또는 텅스텐 브론즈형 산화물이 티탄산염계 또는 탄탈산염계 유전체, 망간산염계 물질, 구리산염계 물질, 텅스텐 브론즈형의 니오브산화막·탄탈산화막·티탄산화막, 또는 비스무트 층을 가지는 탄탈산화막·니오브산화막·티탄산화막인 감결합 커패시터 형성 방법.
  27. 집적 회로(IC) 반도체 소자에 있어서,
    교대로 삽입되는 복수의 레벨간 유전체(alternating dielectric interlevels) 및 복수의 배선 레벨―여기서 배선 레벨 각각은 비아에 의해 상호접속되며, 자신의 상부에 형성되는 캡층을 포함함―을 포함하는 상감 구조(damascene structure); 및
    최외측 배선 레벨 상에 형성되며, 하부 전극, 비정질의 고 유전율 박막, 및 상부 전극을 포함하는 패턴화된 감결합 커패시터
    를 포함하는 집적 회로 반도체 소자.
  28. 제27항에 있어서,
    상기 상부 전극의 세그먼트를 전원과 개별적으로 접속하기 위한 금속 퓨즈를 추가로 포함하는 집적 회로 반도체 소자.
  29. 제27항에 있어서,
    상기 패턴화된 감결합 커패시터의 각 측면 상에 위치하는 측벽 스페이서를 추가로 포함하는 집적 회로 반도체 소자.
  30. 반도체 소자에 있어서,
    교대로 삽입되는 복수의 레벨간 유전체 및 복수의 배선 레벨―여기서 배선 레벨 각각은 비아에 의해 상호접속되며, 자신의 상부에 형성되는 캡층을 포함함―을 포함하는 상감 구조; 및
    최외측 배선 레벨 하부의 배선 레벨 상에 형성되며, 하부 전극, 비정질의 고 유전율 박막, 및 비아를 통해 상기 최외측 배선 레벨과 상호접속하는 상부 전극을 포함하는 패턴화된 감결합 커패시터
    를 포함하는 반도체 소자.
  31. 집적 회로(IC) 반도체 소자에 있어서,
    교대로 삽입되는 복수의 레벨간 유전체 및 복수의 배선 레벨을 포함하되, 상기 레벨간 유전체 중 최외각 레벨간 유전체가 그 내부에 트렌치를 포함하는 상감 구조;
    상기 트렌치 내에 형성되며, 바닥 전극, 비정질의 고 유전율 박막, 및 상부 전극을 포함하는 패턴화된 감결합 커패시터; 및
    상기 패턴화된 감결합 커패시터의 각 측면 상에 위치하는 측벽 스페이서
    를 포함하는 집적 회로 반도체 소자.
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