KR100723237B1 - 온칩 디커플링 커패시터, 집적회로 반도체 소자 및 그제조방법 - Google Patents

온칩 디커플링 커패시터, 집적회로 반도체 소자 및 그제조방법 Download PDF

Info

Publication number
KR100723237B1
KR100723237B1 KR1020050121715A KR20050121715A KR100723237B1 KR 100723237 B1 KR100723237 B1 KR 100723237B1 KR 1020050121715 A KR1020050121715 A KR 1020050121715A KR 20050121715 A KR20050121715 A KR 20050121715A KR 100723237 B1 KR100723237 B1 KR 100723237B1
Authority
KR
South Korea
Prior art keywords
metal electrode
biznnb
electrode film
dielectric
semiconductor device
Prior art date
Application number
KR1020050121715A
Other languages
English (en)
Inventor
정율교
강형동
임성택
이정원
유수현
진현주
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020050121715A priority Critical patent/KR100723237B1/ko
Application granted granted Critical
Publication of KR100723237B1 publication Critical patent/KR100723237B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02194—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing more than one metal element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)

Abstract

온칩 디커플링 커패시터와 집적회로 반도체 소자 및 그 제조방법이 제공된다.
상기 온칩 디커플링 커패시터는, 제1금속전극막 및 제2 금속전극막과 그 사이에 BiZnNb계 비정질 금속산화물인 유전체막으로 이루어지며, 유전율이 15이상이다. 또한, 집적회로 반도체 소자는, 반도체 기판과
상기 반도체기판상에서 절연층에 의해 분리되고 비아에 의해 상호접속하는 복수의 배선층 및, 상기 배선층의 최외측 또는 배선층내에 형성되는 온칩 디커플링 커패시터를 포함하고, 상기 커패시터는, 제1금속전극막과 제2 금속전극막의 사이에 유전율 15이상의 BiZnNb계 비정질 금속산화물인 유전체막으로 이루어진다.
본 발명의 온칩 디커플링 커패시터는, 저온의 성막공정에 의해 고유전율의 유전체막을 형성할 수 있어 금속의 산화 및 재결정화를 방지할 수 있다. 또한, 다층배선구조에서 절연재료로서 폴리머를 사용할 수 있어 절연재료의 선택의 폭을 넓힐 수 있다.
반도체 칩 소자, 디커플링 커패시터, BiZnNb, 금속 배선층, BEOL

Description

온칩 디커플링 커패시터, 집적회로 반도체 소자 및 그 제조방법{ON CHIP DECOUPLING CAPACITOR, IC SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 온칩 디커플링 커패시터를 채용하는 반도체 소자의 일례도이다.
도 2는 온칩 디커플링 커패시터를 채용하는 또 다른 반도체 소자의 일례도이다.
도 3은 본 발명에 따라 제조되는 유전체의 전기적특성을 나타내는 그래프이다.
도 4는 페로브스카이트 산화물을 저온에서 형성한 유전체의 전기적특성을 나타내는 그래프이다.
도 5는 본 발명에 따라 얻어진 유전체의, XRD분석결과를 나타내는 그래프이다.
도 6은 본 발명에 따라 유전체의 성막공정에서 산소분압에 따른 전기적 특성을 나타내는 그래프이다.
<도면의 주요부분에 대한 부호설명>
14, 16, 52, 150a, 150c:커패시터 전극
12, 150b:커패시터 유전체
220:집적회로 반도체 소자
미국특허공보 6,919,233호
미국 공개특허공보 2001-0013660호
본 발명은 온칩 디커플링 커패시터, 집적회로 반도체 소자 및 그 제조방법에 관한 것이다. 보다 상세하게는, 저온에서 성막되어 비정질상태로서 고유전율을 구현하는 온칩 디커플링 커패시터와 이를 이용하는 집적회로 반도체 소자에 관한 것이다.
최근의 집적회로 반도체 소자는 동작주파수가 더 고주파화되고 동작접압이 낮아지면서 안정적인 전원의 공급 및 노이즈를 제거하기 위해 임피던스(IMPEDENCE)가 낮은 디커플링 커패시터의 필요성이 증대되고 있다.
PCB나 반도체 소자 패키지에 부착하여 사용하는 오프 칩 커패시터(OFF CHIP CAPACITOR)는 칩에서 커패시터까지의 배선길이에 따른 인덕턴스로 인하여 고주파특성이 나빠진다. 물론, 반도체소자에서 트랜지스터를 형성하는 공정중에 커패시터를 형성하면 가장 이상적이지만, 다음의 두 가지 점 때문에 커패시터를 트랜지스터 옆에 배치하는 것은 효율적이지 못하다.
먼저, 반도체 소자 내부의 전극재료로 사용하는 물질의 저항 값이 커 제작된 커패시터의 Q값을 10이상으로 만들기가 대단히 어렵다. 또한, 칩 내부에 패시브(PASSIVE)를 만들 경우 제작공정이 복잡해져 공정 코스트가 올라가고 또 디 지털 성분이 들어설 자리에 커패시터가 차지함으로써 코스트 대비 단위면적 당 비용이 감당하기 어렵다.
이와 같은 이유로 온칩 디커플링 커패시터는 반도체 소자의 다층배선구조 (Back End Of the Line, 간략이 BEOL이라고 도 함)에 형성하고 있다. 다층배선구조는 반도체소자의 여러 가지의 전기소자를 유효하게 상호 접속하기 위해 반도체 기판상에 형성되는 것이다.
온칩 디커플링 커패시터의 대표적인 예가 미국특허공보 6,919,233호와 미국 공개특허공보 2001-0013660호가 있다.
미국특허공보 6,919,233호에는 온칩 디커플링 커패시터(MIM 커패시터)의 구조에 대해 여러 가지 제안되어 있으며, 도 1은 그러한 반도체 소자(202)의 한 예이다.
반도체 기판(208)상에 다층배선구조(BEOL)내에 커패시터(150)가 형성된 것으로, 상부전극막(150c)은 배선층과 접속하고 있고, 하부전극막(150a)은 텅스텐 컨택(216)과 연결되어 있다. 여기서, 커패시터의 유전체 재료는 BST(Barium Strontium Titanate), Ta2O5 등이 제시되어 있다. 또한, 상하부 전극재료로는 유전체 재료의 형성공정에서 산화되지 않는 Pt, Ru, Ir 등과 같은 고가의 금속을 이용하거나 Cu전극의 산화를 방지하기 위한 산소 배리어층으로서 TaN, TiN, WN 등을 사용하고 있다.
도 1에서 미설명부호 226은 비아이고, 210은 게이트 옥사이드(gate oxide)이며, 212c는 폴리실리콘이며, 220, 228은 배선층이고, 214, 218, 224는 유전체층이다.
그러나, 미국특허공보 6,919,233호에서는 박막 유전재료로서 BST와 같은 강유전체를 사용하고 있다. 이들 유전체의 상 형성 온도가 500이상으로 높기 때문에 상하부 전극재료로서 TiN, TiAlN, Ir, IrO 등과 같이 저항값이 큰 전극재료를 사용하고 있다. 또한, 배리어층을 사용하고 있는데, 배리어층은 전극층의 저항을 증가시켜 커패시터의 Q값을 떨어뜨리는 단점이 있다.
미국공개특허공보 2001-0013660호에는 BEOL 디커플링 커패시터(MIM 커패시터)가 제시되어 있으며, 그러한 예가 도 2에 제시되어 있다. 도 2(a)는 다층배선구조(BEOL)의 최외측 배선상부에 커패시터(10)가 형성되는 경우이다. 도 2(b)는 평행한 두 전극(52)의 사이에 유전체(12)가 형성된 수평 BEOL 커패시터가 도시되어 있다. 도 2(a)와 도 2(b)에서 32는 반도체 기판, 34는 배선층, 36은 절연체이다. 미국 공개특허공보 2001-0013660호에서는 커패시터의 유전체재료로서 페로브스카이트 구조의 산화물을 450℃이하에서 성막하여 비정질의 상태로 사용하고 있다. 이 비정질의 박막은 14~50의 유전율을 갖는다. 그러나, 여전히 유전율이 낮은 편이다. 또한, 450℃이하의 증착온도를 제시하고는 있으나, 여전히 증착온도가 높아 Cu의 산화를 억제할 수 있는 조건은 아니며, 상하부전극으로 TaN을 제시하고 있다. TaN 전극으로 사용하는 경우에는 용량의 손실이 커서 고품질의 커패시터를 제조하기 어렵다.
본 발명은 상기한 종래 기술의 문제를 해결하기 위한 것으로서, 그 목적은 저온의 성막공정에서도 충분한 유전율을 가질 수 있는 온칩 디커플링 커패시터와 이를 갖는 집적회로 반도체 소자 및 그 제조방법을 제공하는데 있다.
상기한 기술적 과제를 해결하기 위한 본 발명의 온칩 디커플링 커패시터는,
제1금속전극막 및 제2 금속전극막과 그 사이에 BiZnNb계 비정질 금속산화물인 유전체막으로 이루어지며, 유전율이 15이상이다.
또한, 본 발명의 집적회로 반도체 소자는,
반도체 기판과
상기 반도체기판상에서 절연층에 의해 분리되고 비아에 의해 상호접속하는 복수의 배선층 및, 상기 배선층의 최외측에 형성되는 온칩 디커플링 커패시터를 포함하고,
상기 커패시터는, 제1금속전극막과 제2 금속전극막의 사이에 유전율 15이상의 BiZnNb계 비정질 금속산화물인 유전체막으로 이루어지는 것이다.
또한, 본 발명의 집적회로 반도체 소자는,
반도체 기판과
상기 반도체기판상에서 절연층에 의해 분리되고 비아에 의해 상호접속하는 복수의 배선층 및, 기 배선층내에 형성되는 온칩 디커플링 커패시터를 포함하고,
상기 커패시터는, 제1금속전극막과 제2 금속전극막의 사이에 유전율 15이상의 BiZnNb계 비정질 금속산화물인 유전체막으로 이루어진다.
본 발명에서 상기 BiZnNb계 금속산화물은 BixZnyNbzO7으로 표현할 때에, 1.3<x<2.0, 0.5<y<1.5, 1.3<z<1.6가 바람직하다. 상기 유전체막의 유전율은 15이상, 바람직하게는 30이상, 보다 바람직하게는 70 이상이다.
본 발명에서 상기 제1금속전극막과 제2금속전극막은 Cu, Al, Au, Ta, TaSiN, TaN, Pt, Ir, 산화루테늄 및 이들의 혼합물 또는 이들의 다중층으로 구성되는 군으로부터 선택되는 동일하거나 서로 다른 재료로 구성될 수 있다.
본 발명의 BiZnNb계 비정질 금속산화물은 200℃이하의 온도에서 형성될 수 있다.
또한, 본 발명의 집적회로 반도체 소자의 제조방법은, 반도체 기판상에 절연층에 의해 분리되고 비아에 의해 상호 접속하는 복수의 배선층을 형성하는 집적회로 반도체 소자의 제조방법에 있어서,
상기 배선층의 형성공정에서 온칩 디커플링 커패시터를 형성하는 단계는,
제1금속전극막을 형성하고,
이 제1금속전극막상에 200℃이하의 온도에서 BiZnNb계 비정질 금속산화물을 100mTorr이하의 산소분압에서 형성한 다음, 이 비정질의 금속산화물상에 제2금속 전극막을 형성하는 것을 포함하여 이루어진다.
본 발명에서 상기 비정질 금속산화물의 형성은 상온에서 행하는 것이 바람직하다. 또한, 제2금속 전극막의 형성전에 비정질 금속산화물을 100-200℃에서 추가로 열처리하는 것이 바람직하다. 상기 산소분압은 10~70mTorr에서 행하는 것이 바람직하다.
이하, 본 발명을 보다 상세히 설명한다.
본 발명의 온칩 디커플링 커패시터는 450℃이하의 온도에서 형성될 수 있는 비정질 유전체막을 사용하므로 반도체 소자의 칩상에 적용될 수 있다.
본 발명의 온칩 디커플링 커패시터는 금속/절연체/금속의 커패시터(MIM)로서, 제1 및 제2 금속전극막과 그 사이에 BiZnNb계 유전체막을 포함한다. 상기 유전체막은 BiZnNb계 비정질 금속산화물으로 이루어진다. 비정질인 BiZnNb계 금속산화물은 적어도 15이상의 유전율을 가지며, 바람직하게는 30이상, 보다 바람직하게는 70이상의 유전율을 가질 수 있다. 바람직하게, 본 발명에서 채용되는 유전체막은 BixZnyNbzO7으로 표현되는 금속산화물이며, 여기서, 1.3<x<2.0, 0.5<y<1.5, 1.3<z<1.6일 수 있다.
본 발명의 유전재료는 비정질상을 가지므로 고온에서 열처리를 통해서 제작되는 강유전체 박막에서 나타나는 결정립계가 존재하지 않으므로 박막 유전체의 고질적인 문제점인 누설전류가 대단히 낮은 우수한 절연특성을 보인다. 또한, 강유전체의 도메인 거동에 의하여 나타나는 커패시터의 전압의존성이 거의 나타나지 않아 인가전압에 무관한 안정된 디커플링 특성을 발현할 수 있다. 이러한 특성은 Al2O3와 같은 상유전체를 이용하는 경우 가능한 특성이나 이러하 상유전체의 경우 유전율이 10 정도로 매우 낮아 높은 용량값을 구현하기 어렵다. 아울러 본 발명의 커패시터는 낮은 누설전류 특성으로 인하여 절연체의 두께를 얇게 제작하는 것이 가능하므로 소자 전체의 두께를 줄일 수 있다.
상기 유전체막은 다층배선구조에서 25~500㎚의 두께를 가질 수 있다. 보다 바람직하게는 50~200㎚의 두께를 가질 수 있다.
상기 유전체막은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), PLD와 같은 저온 성막공정으로 형성되는데, 이들 방법으로 제한되지는 않는다. 상기 유전체막은 450℃이하에서 형성될 수 있는 것으로, 바람직하게는 200℃이하에서 형성되는 것이며, 상온에서 형성될 수도 있다.
상기 제1 및 제2 금속전극막은 Cu, Al, Au, Ta, TaSiN, TaN, Pt, Ir, 산화루테늄 및 이들의 혼합물 또는 이들의 다중층으로 구성되는 군으로부터 선택되는 동일하거나 서로 다른 재료로 구성될 수 있다. 상기 제1 및 제2 금속전극막은 증착 및 패턴화를 포함하여 당업자에게 잘 알려진 BEOL공정에 의해 제조된다.
본 발명에서 채용된 유전체막은 결정화를 위한 고온의 열처리공정 없이 저온 성막공정으로도 충분한 유전율을 나타낸다. 따라서, 본 발명에서 사용되는 BiZnNb계 비정질 금속산화물은 BEOL공정에 적용되는 것이다. 특히, Al, Cu와 같은 금속을 사용하는 반도체 소자의 다층배선구조에 적용될 수 있다.
본 발명에 따라 칩온 디커패시터를 반도체 소자에 적용하는 방법은 당업자에게 잘 알려진 BEOL공정에 의해 제조된다. 이러한 공정단계는 종래의 방법에 의한 것이며, 당업계에 잘 알려져 있다. 따라서, 본 발명에서는 이러한 공정단계에 대하여 상세하게 설명하지는 않는다. 다만, 비정질의 금속산화물을 이용하는 온칩 디커플링 커패시터의 제조방법에 대해서는 구체적으로 설명하고자 한다.
반도체 기판상에 다층배선구조를 형성하는 공정에서 커패시터의 제1금속전극막을 형성한다. 상기 제1 금속전극막은 저온성막공정을 이용하여 형성된다. 다음으로, 상기 제1 금속전극막상에 상기 유전체막을 형성한다.
본 발명에서 채용되는 유전체막은 BiZnNb계 비정질 금속산화물이다. 상기 유전체막 은 200℃이하, 나아가 상온에서 실시가능한 저온성막공정을 사용하여 형성하는 것이 바람직하다. 이러한 공정으로는, BiZnNb 금속복합체타겟을 이용하는 PVD(스퍼터링) 또는 PLD공정, 혹은 각 금속소스를 이용하는 CVD가 적용될 수 있다. 상기 저온성막공정에 의해 얻어진 유전체막은 비정질 금속산화물이며, 이는 충분한 유전율을 나타내므로, 결정화를 위한 고온의 열처리공정이 요구되지 않는다.
다만, 필요에 따라, 상기 유전체막을 결정화되지 않는 온도범위에서 추가적으로 열처리할 수 있다. 이 경우에, 파이로클로로상으로 결정화되지 않으나, 45이상의 보다 높은 유전율을 나타내는 것을 확인할 수 있다(실시예3 참조). 이러한 열처리온도는 고온의 결정화를 위한 열처리온도보다 훨씬 낮은 온도범위이다. 본 발명에서 채용되는 바람직한 열처리온도범위는 100∼200℃이다.
본 발명에 따라 BiZnNb계 비정질 금속산화물의 유전체를 형성할 때 산소분압을 조절하면 전기적 특성이 보다 개선된다. 본 발명에 따라 금속산화물을 형성할 때의 산소분압은 100mTorr이하로 하는 것이 바람직하다. 보다 바람직하게는 70mTorr 이하, 가장 바람직하게는 10~70mTorr로 하는 것이다. 산소분압이 낮으면 유전율, 손실계수, 누설전류의 특성이 좋다. 이 세가지의 전기적 특성을 종합할 때 가장 최적의 조건은 산소분압을 20~40mTorr로 하는 것이다.
이어, 상기 유전체막상에 제2 금속전극막을 형성한다. 상기 제2 금속전극막은 제1 금속전극막과 유사한 물질과 공정으로 형성될 수 있다.
본 공정에서 설명된 바와 같이, BiZnNb계 비정질 금속산화물은 결정화를 위한 고온의 열처리공정 없이 높은 유전율을 나타내므로, BEOL공정에 적용될 수 있다. 즉, 결정화되지 않은 상태에서 15이상의 높은 유전율을 나타내며, 조성범위와 저온의 열처리에 의해 유전율이 15이상, 바람직하게는 30이상, 보다 바람직하게는 70이상까지도 나타낼 수 있다. 이와 같은 고유전율은 높은 용량의 디커플링 캐패시터에서 요구되는 유전율에 해당한다.
이러한 방법에 따라 얻어지는 반도체 소자는 온칩 디커플링 커패시터가 반도체 소자의 다층배선층의 최외측 또는 다층배선층내에 적용되는 것이다.
즉, 본 발명의 집적회로 반도체 소자는,
반도체 기판과
상기 반도체기판상에 절연층에 의해 분리되고 비아에 의해 상호접속하는 복수의 배선층 및,
상기 배선층의 최외측에 온칩 디커플링 커패시터가 형성되는 것이다.
또는 상기 배선층내에 온칩 디커플링 커패시터가 형성되는 것이다.
온칩 디커플링 커패시터를 채용하는 반도체소자에 다층배선의 구조는 다양한 변경과 변형이 가능하며, 본 발명은 그러한 변형에 제한되지 않고 적용될 수 있다.
칩온 디커플링 커패시터는 칩의 활성소자영역과 아주 근접하게 배치되기 때문에 집 적회로 칩에 효율적인 필터링과 감소된 노이즈를 제공한다.
본 발명에 따라 제공되는 비정질의 유전체 재료는 반도체 공정에서 커패시터를 형성하기 위한 형태나 구조에 관계 없이 모든 형태의 커패시터에 적용 가능한 것으로, 낮은 공정온도로 인하여 전기전도도가 우수한 Cu, Al 등의 금속재료를 상하부 전극 재료로 이용할 수 있다. 또한, 저온에서 유전박막을 형성함으로써 산소의 확산을 막아 주는 배리어층을 사용하지 않아도 유전율의 저하나 유전손실의 증가가 없는 우수한 유전특성의 커패시터를 제조할 수 있다.
이하, 본 발명을 실시예를 통해 보다 구체적으로 설명한다.
[실시예 1]
본 실시예에서는 RF 스퍼터링공정을 이용하여 기판 상에 상온에서 BiZnNb계 산화물로 이루어진 200㎚의 유전체박막을 형성하였다. 스퍼터링 타겟은 Bi1.5Zn1.0Nb1.5조성을 갖는 타겟을 사용하였다. 본 스퍼터링공정은 10%의 Ar을 함유한 산소분위기에서 3 ×10-6Torr압력조건으로 실시되었으며, 타겟으로부터 기판과의 거리를 약 10㎝로 설정하였다.
이와 같이 얻어진 BiZnNb계 유전체박막을 열처리하지 않은 채, 고주파영역에서 유전율과 유전손실을 측정하였다. 그 측정 결과를 도3a의 그래프로 도시하였다.
도 3에서 BZN은 BiZnNb계 유전체박막을 간략히 표기한 것이다.
[실시예 2]
본 실시예에서는 실시예1과 유사하게 RF 스퍼터링공정을 이용하여 기판 상에 상온에서 200㎚의 BiZnNb계 유전체박막을 형성하되, 스퍼터링 타겟의 조성을 달리하여 유전체박막의 조성범위를 달리하였다. 즉, 본 스퍼터링은 10%의 Ar을 함유한 산소분위기에서 3 ×10-6Torr압력조건으로 실시되었으며, 타겟으로부터 기판과의 거리를 약 10㎝로 설정하였으나, 본 실시예에 사용된 타겟은 Bi1.59Zn1.0Nb1.5조성을 갖는 타겟을 사용하였다.
이와 같이 얻어진 BiZnNb계 유전체박막을 열처리하지 않은 채, 고주파영역에서 유전율과 유전손실을 측정하였다. 그 결과를 도3b의 그래프로 도시하였다.
[실시예 3]
본 실시예에서는 PLD공정을 이용하여 기판 상에 상온에서 BiZnNb계 산화물로 이루어진 200㎚의 유전체박막을 형성하였다. 타겟조성은 실시예1과 동일한 Bi1.5Zn1.0Nb1.5인 것을 사용하였다. 본 PLD 공정은 10%의 Ar을 함유한 산소분위기에서 50mTorr압력조건으로 실시되었으며, 타겟으로부터 기판과의 거리를 약 10㎝로 설정하였다.
이와 같이 얻어진 BiZnNb계 유전체박막을 120℃의 저온에서 열처리한 후에, 고주파영역에서 유전율과 유전손실을 측정하였다. 그 측정 결과를 도3c의 그래프로 도시하였다.
[비교예]
본 실험에서는 RF 스퍼터링공정을 이용하여 기판 상에 상온에서 BaSrTi계 산화물로 이루어진 200㎚의 유전체박막을 형성하였다. 스퍼터링 타겟은 Ba1.0Sr1.5Ti1.2조성을 갖는 타겟을 사용하였다. 본 스퍼터링공정은 10%의 Ar을 함유한 산소분위기에서 3 ×10-6Torr압력조건으로 실시되었으며, 타겟으로부터 기판과의 거리를 약 10㎝로 설정하였다.
이와 같이 얻어진 BST계 유전체박막을 열처리하지 않은 채, 고주파영역에서 유전율과 유전손실을 측정하였다. 그 측정 결과를 도4의 그래프로 도시하였다.
도3a 내지 도3c를 참조하면, 본 발명에 따른 실시예1 내지 3으로부터 얻어진 유전체막이 고주파영역에서 높은 유전율과 낮은 유전손실을 나타내는 것을 확인할 수 있다. 즉, 실시예1 내지 실시예3에서 얻어진 유전체막은 고주파영역(수㎒대역)에서 각각 유전율이 약 15,30,47로 나타났으며, 유전손실은 전체적으로 낮게 나타났다 이에 반해, 강유전체로 알려진 BaTi계 산화물을 열처리하지 않은 유전체막의 경우(비교예)에는 도4와 같이, 2미만의 낮은 유전율을 나타냈으며, 손실도 비교적 크게 나타났다.
이와 같이, 높은 유전율을 얻기 위해서 열처리를 필수적으로 요구하는 종래의 강유전성물질과 달리, 본 발명에서 채용하는 BiZnNb계 금속산화물은 저온성막후 비정질 상태에서 박막캐패시터로서 실용가능한 높은 수준의 유전율을 갖는 것을 확인할 수 있었다. 또한, 실시예1 내지 3에서 사용된 타겟의 조성범위와 비정질인 산화물형성과정에 고려하여, BixZnyNbzO7으로 표현할 때에, 1.3<x<2.0, 0.5<y<1.5, 1.3<z<1.6인 것이 바람직한 범위임을 확인할 수 있다.
도 5는 상기한 실시예1에서 얻어진 (Bi,Zn,Ni)계 유전체막의 XRD분석결과를 나타내는 그래프이다. 도 5에서 확인될 수 있는 바와 같이, 실시예1에서 얻어진 BiZnNi계 유전체막은 20°영역에서 100이하의 강도를 나타내며, 그 영역은 4정도로서 넓은 2θ영역에 걸쳐 나타난다. 도 5의 XRD분석결과, 본 실시예에서 얻어진 BiZnNi계 유전체막은 파이로클로로상과 같은 결정성이 없는 비정질상이라는 것을 확인할 수 있었다.
[실시예 4]
제1금속 전극막의 상부에 PLD공정을 BZN의 금속산화물 유전체를 4000Å 두께로 형성하였다. PLD 타겟은 Bi1.5Zn1.0Nb1.5조성을 갖는 것을 사용하였다. PLD에서 산소분압은 10~70mTorr의 조건으로 실시되었으며, 타겟으로부터 기판과의 거리는 약 10㎝로 설정하였으며, 온도는 상온이었다.
이와 같이 얻어진 박막에 대해 산소분압 조건에 따른 전기적특성을 측정하고 그 결과를 도 6 나타내었다.
도 6에 나타난 바와 같이, 산소분압에 따라 전기적특성에 차이가 있었다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
상술한 바와 같이, 본 발명에 따르면, 저온의 성막공정에 의해 고유전율의 유전체막을 형성할 수 있어 금속의 산화 및 재결정화를 방지할 수 있다. 또한, 다층배선구조에서 절연재료로서 폴리머를 사용할 수 있어 절연재료의 선택의 폭을 넓힐 수 있다.

Claims (24)

  1. 제1금속전극막 및 제2 금속전극막과 그 사이에 BiZnNb계 비정질 금속산화물인 유전체막으로 이루어지며, 유전율이 15이상인 온칩 디커플링 커패시터.
  2. 제1항에 있어서,
    상기 BiZnNb계 금속산화물은 BixZnyNbzO7으로 표현할 때에, 1.3<x<2.0, 0.5<y<1.5, 1.3<z<1.6인 것을 특징으로 하는 온칩 디커플링 커패시터.
  3. 제1항에 있어서,
    상기 유전체막의 유전율은 70 이상인 것을 특징으로 하는 온칩 디커플링 커패시터.
  4. 제1항에 있어서,
    상기 제1금속전극막과 제2금속전극막은 Cu, Al, Au, Ta, TaSiN, TaN, Pt, Ir, 산화루테늄 및 이들의 혼합물 또는 이들의 다중층으로 구성되는 군으로부터 선택되는 동일하거나 서로 다른 재료로 구성되는 것을 특징으로 하는 온칩 디커플링 커패시터.
  5. 제 1항에 있어서,
    상기 BiZnNb계 비정질 금속산화물은 200℃이하의 온도에서 형성된 것임을 특징으로 하는 온칩 디커플링 커패시터.
  6. 제 1항에 있어서, 상기 BiZnNb계 비정질 금속산화물은 추가로 100~200℃의 온도에서 열처리되는 것임을 특징으로 하는 온칩 디커플링 커패시터.
  7. 반도체 기판과
    상기 반도체기판상에서 절연층에 의해 분리되고 비아에 의해 상호접속하는 복수의 배선층 및, 상기 배선층의 최외측에 형성되는 온칩 디커플링 커패시터를 포함하고,
    상기 커패시터는, 제1금속전극막과 제2 금속전극막의 사이에 유전율 15이상의 BiZnNb계 비정질 금속산화물인 유전체막으로 이루어지는 집적회로 반도체 소자.
  8. 제7항에 있어서,
    상기 BiZnNb계 금속산화물은 BixZnyNbzO7으로 표현할 때에, 1.3<x<2.0, 0.5<y<1.5, 1.3<z<1.6인 것을 특징으로 하는 집적회로 반도체 소자.
  9. 제7항에 있어서,
    상기 유전체막의 유전율은 70 이상인 것을 특징으로 하는 집적회로 반도체 소자.
  10. 제7항에 있어서,
    상기 제1금속전극막과 제2금속전극막은 Cu, Al, Au, Ta, TaSiN, TaN, Pt, Ir, 산화루테늄 및 이들의 혼합물 또는 이들의 다중층으로 구성되는 군으로부터 선택되는 동일하거나 서로 다른 재료로 구성되는 것을 특징으로 하는 집적회로 반도체 소자.
  11. 제 7항에 있어서,
    상기 BiZnNb계 비정질 금속산화물은 200℃이하의 온도에서 형성된 것임을 특징으로 하는 집적회로 반도체 소자.
  12. 제 7항에 있어서,
    상기 BiZnNb계 비정질 금속산화물은 추가로 100~200℃의 온도에서 열처리되는 것임을 특징으로 하는 집적회로 반도체 소자.
  13. 반도체 기판과
    상기 반도체기판상에서 절연층에 의해 분리되고 비아에 의해 상호접속하는 복수의 배선층 및, 상기 배선층내에 형성되는 온칩 디커플링 커패시터를 포함하고,
    상기 커패시터는, 제1금속전극막과 제2 금속전극막의 사이에 유전율 15이상의 BiZnNb계 비정질 금속산화물인 유전체막으로 이루어지는 집적회로 반도체 소자.
  14. 제13항에 있어서,
    상기 BiZnNb계 금속산화물은 BixZnyNbzO7으로 표현할 때에, 1.3<x<2.0, 0.5<y<1.5, 1.3<z<1.6인 것을 특징으로 하는 집적회로 반도체 소자.
  15. 제13항에 있어서,
    상기 유전체막의 유전율은 70 이상인 것을 특징으로 하는 집적회로 반도체 소자.
  16. 제13항에 있어서,
    상기 제1금속전극막과 제2금속전극막은 Cu, Al, Au, Ta, TaSiN, TaN, Pt, Ir, 산화루테늄 및 이들의 혼합물 또는 이들의 다중층으로 구성되는 군으로부터 선택되는 동일하거나 서로 다른 재료로 구성되는 것을 특징으로 하는 집적회로 반도체 소자.
  17. 제13항에 있어서,
    상기 BiZnNb계 비정질 금속산화물은 200℃이하의 온도에서 형성된 것임을 특징으로 하는 집적회로 반도체 소자.
  18. 반도체 기판상에 절연층에 의해 분리되고 비아에 의해 상호 접속하는 복수의 배선층을 형성하는 집적회로 반도체 소자의 제조방법에 있어서,
    상기 배선층의 형성공정에서 온칩 디커플링 커패시터를 형성하는 단계는,
    제1금속전극막을 형성하고,
    이 제1금속전극막상에 200℃이하의 온도에서 BiZnNb계 비정질 금속산화물을 100mTorr이하의 산소분압에서 형성한 다음, 이 비정질의 금속산화물상에 제2금속 전극막을 형성하는 것을 포함하여 이루어지는 집적회로 반도체 소자의 제조방법.
  19. 제 18항에 있어서,
    상기 비정질 금속산화물의 형성은 상온에서 행하는 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
  20. 제 18항에 있어서,
    상기 제2금속 전극막의 형성전에 비정질 금속산화물을 100-200℃에서 추가로 열처리하는 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
  21. 제 18항에 있어서,
    상기 산소분압은 10~70mTorr에서 행하는 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
  22. 제18항에 있어서,
    상기 BiZnNb계 금속산화물은 BixZnyNbzO7으로 표현할 때에, 1.3<x<2.0, 0.5<y<1.5, 1.3<z<1.6인 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
  23. 제18항에 있어서,
    상기 유전체막의 유전율은 70 이상인 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
  24. 제18항에 있어서,
    상기 제1금속전극막과 제2금속전극막은 Cu, Al, Au, Ta, TaSiN, TaN, Pt, Ir, 산화루테늄 및 이들의 혼합물 또는 이들의 다중층으로 구성되는 군으로부터 선택되는 동일하거나 서로 다른 재료로 구성되는 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
KR1020050121715A 2005-12-12 2005-12-12 온칩 디커플링 커패시터, 집적회로 반도체 소자 및 그제조방법 KR100723237B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050121715A KR100723237B1 (ko) 2005-12-12 2005-12-12 온칩 디커플링 커패시터, 집적회로 반도체 소자 및 그제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050121715A KR100723237B1 (ko) 2005-12-12 2005-12-12 온칩 디커플링 커패시터, 집적회로 반도체 소자 및 그제조방법

Publications (1)

Publication Number Publication Date
KR100723237B1 true KR100723237B1 (ko) 2007-05-29

Family

ID=38278676

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050121715A KR100723237B1 (ko) 2005-12-12 2005-12-12 온칩 디커플링 커패시터, 집적회로 반도체 소자 및 그제조방법

Country Status (1)

Country Link
KR (1) KR100723237B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010013660A1 (en) * 1999-01-04 2001-08-16 Peter Richard Duncombe Beol decoupling capacitor
US6730623B2 (en) 2002-09-27 2004-05-04 Motorola, Inc. Cofireable dielectric composition
US6919233B2 (en) 2002-12-31 2005-07-19 Texas Instruments Incorporated MIM capacitors and methods for fabricating same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010013660A1 (en) * 1999-01-04 2001-08-16 Peter Richard Duncombe Beol decoupling capacitor
US6730623B2 (en) 2002-09-27 2004-05-04 Motorola, Inc. Cofireable dielectric composition
US6919233B2 (en) 2002-12-31 2005-07-19 Texas Instruments Incorporated MIM capacitors and methods for fabricating same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Microwave planar capacitors employing low loss, high-K, and tunable BZN thin films

Similar Documents

Publication Publication Date Title
KR100493040B1 (ko) 반도체 소자의 커패시터 및 그 제조방법
US20030085447A1 (en) Beol decoupling capacitor
US8815678B2 (en) Method for fabricating a metal-insulator-metal (MIM) capacitor having capacitor dielectric layer formed by atomic layer deposition (ALD)
JPH06350029A (ja) 微小電子回路構造とその製法
US7026680B2 (en) Thin film capacitive element, method for producing same and electronic device
US6815221B2 (en) Method for manufacturing capacitor of semiconductor memory device controlling thermal budget
US6613629B2 (en) Methods for manufacturing storage nodes of stacked capacitors
US6677217B2 (en) Methods for manufacturing integrated circuit metal-insulator-metal capacitors including hemispherical grain lumps
US6197650B1 (en) Method for forming capacitor
US20060214213A1 (en) Thin-film capacitor element and semiconductor device
US20180144871A1 (en) Thin-film ceramic capacitor
KR100723237B1 (ko) 온칩 디커플링 커패시터, 집적회로 반도체 소자 및 그제조방법
JP2002026266A (ja) キャパシタを内蔵した回路基板とその製造方法ならびにそれを用いた半導体装置
JP4604939B2 (ja) 誘電体薄膜、薄膜誘電体素子およびその製造方法
US6762091B2 (en) Methods for manufacturing semiconductor devices having a metal layer
KR100269320B1 (ko) 유전체막의형성방법및이를이용한캐패시터의제조방법
JPH10214947A (ja) 薄膜誘電体素子
US9966425B1 (en) Method for fabricating a MIM capacitor
KR100886699B1 (ko) 반도체 소자의 ｍｉｍ 캐패시터 형성방법
KR100555483B1 (ko) 수소 열처리를 포함하는 반도체장치의 커패시터 제조방법
JPH05299584A (ja) 薄膜容量素子及び半導体記憶装置
TWI727828B (zh) 半導體元件及其製造方法
KR100608325B1 (ko) 반도체 소자의 ｍｉｍ 캐패시터 형성방법
JP4245552B2 (ja) 複合酸化物の結晶性薄膜の製造方法
KR101128701B1 (ko) Ｍｉｍ 커패시터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20130403

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140325

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee