KR100608325B1 - 반도체 소자의 ｍｉｍ 캐패시터 형성방법 - Google Patents

반도체 소자의 ｍｉｍ 캐패시터 형성방법 Download PDF

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Abstract

본 발명은 하부 전극의 산화를 방지할 수 있는 반도체 소자의 MIM 캐패시터의 형성방법에 관한 것으로, 소정의 배선이 형성된 절연막상에 배리어층을 형성하는 단계; 상기 배리어층을 패터닝한 후 상기 배선과 연결되도록 하부 전극층을 형성하는 단계; 상기 하부 전극층상에 하부 전극 산화 방지층을 형성하는 단계; 상기 하부 전극 산화 방지층상에 고유전율층을 형성하는 단계; 상기 고유전율층을 열처리하여 고유전율 산화막을 형성하는 단계; 상기 고유전율 산화막상에 상부 전극층을 형성하는 단계; 및 상기 상부 전극층, 고유전율 산화막, 하부 전극 산화 방지층 및 하부 전극층을 패터닝하여 캐패시터를 형성하는 것을 특징으로 하며, 캐패시터의 유전막으로 고유전율 재료를 증착할 때 하부 전극의 산화를 막을 수 있는 효과가 있다.

Description

반도체 소자의 ＭＩＭ 캐패시터 형성방법{METHOD FOR FORMING METAL-INSULATOR-METAL CAPACITOR OF SEMICONDUCTOR DEVICE}
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100; 배선 110; 절연막
120,120a; 배리어 130; 하부 전극층
130a; 하부 메탈 전극 140,140a; 하부 전극 방지층
150; 고유전율층 150a; 고유전율 산화막
150b; 고유전막 160; 상부 전극층
160a; 상부 메탈 전극 170; MIM 캐패시터
본 발명은 반도체 소자의 MIM 캐패시터 형성방법에 관한 것으로, 보다 상세하게는 하부 전극의 산화를 방지할 수 있는 반도체 소자의 MIM 캐패시터 형성방법에 관한 것이다.
높은 정밀도를 요구하는 씨모스 아이씨 로직 소자(CMOS IC Logic device)에 적용되는 아날로그 캐패시터(Analog Capacitor)는 어드벤스드 아날로그 모스 기술 (Advanced Analog MOS Technology), 특히, A/D 컨버터나 스위칭 캐패시터 필터 분야의 핵심 요소이다. 이러한 아날로그 캐패시터의 구조로는 PIP(Polysilicon-Insulator-Polysilicon), PIM(Polysilicon-Insulator-Metal), MIP(Metal-Insulator-Polysilicon) 및 MIM(Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다.
이들 중에서, MIM 구조는 직렬 저항이 낮아 높은 캐패시턴스를 갖는 캐패시터를 구현할 수 있고, 특히, 써멀 버짓(Thermal Budget) 및 Vcc가 낮다는 잇점 때문에, 아날로그 캐패시터의 대표적 구조로 이용되고 있다.
이러한 MIM 캐패시터는 반도체 회로에서 RF 회로, 아날로그 IC, 하이파워 MPU에서의 디커플링 캐패시터, 디램 셀 등 다양하게 응용되고 있다.
그런데, 종래 기술에 따른 반도체 소자의 MIM 캐패시터의 형성방법에 있어서는 다음과 같은 문제점이 있다.
종래 주로 유전막으로 사용되고 있는 SiO2 또는 Si3N4 등의 캐패시턴스값은 비교적 낮은 값을 갖기 때문에 원하는 캐패시턴스를 갖기 위해서는 큰 면적이 요구된다. 예를 들어, Si3N4의 경우 1~2 fF/㎛2 이지만, 장래에는 대략 10 fF/㎛ 2 을 필요로 한다. 즉, 집적도가 높아짐에 따라 고유전율을 갖는 재료를 캐패시터의 유전막 으로 사용해야 하는 것이 필연적이다.
이를 위하여 ZrO2, HfO2, Ta2O5 와 같은 고유전율 재료에 대한 연구가 활발히 진행되고 있는 실정이다. 그러나, 이와 같은 고유전율 재료를 캐패시터의 유전막으로 사용하는 데 있어서 가장 큰 문제점중의 하나는 고유전율 재료로 유전막을 형성할 때 캐패시터의 하부 전극이 산화된다는 것이다.
이에 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 하부 전극을 형성한 후 하부 전극상에 산소에 대한 패시베이션을 할 수 있는 산화방지층을 형성함으로써 고유전율 재료로 유전막을 형성할 때 하부 전극이 산화되는 것을 방지할 수 있는 반도체 소자의 MIM 캐패시터 형성방법을 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 MIM 캐패시터 형성방법은 배선이 형성된 절연막상에 상기 배선을 덮도록 배리어층을 형성하는 단계; 상기 배리어층을 상기 배선이 노출되게 패터닝한 후 상기 배리어층 상에 상기 배선과 접촉되어 전기적으로 연결되는 하부 전극층을 형성하는 단계; 상기 하부 전극층상에 하부 전극 산화 방지층을 형성하는 단계; 상기 하부 전극 산화 방지층상에 고유전율층을 형성하는 단계; 상기 고유전율층을 열처리하여 고유전율 산화막을 형성하는 단계; 상기 고유전율 산화막상에 상부 전극층을 형성하는 단계; 및 상기 상부 전극층, 고유전율 산화막, 하부 전극 산화 방지층 및 하부 전극층을 패터닝하여 캐패시터를 형성하는 것을 특징으로 한다.
상기 하부 전극 산화 방지층은 알루미늄(Al)으로 형성하는 것을 특징으로 한 다.
본 발명에 의하면, 캐패시터의 유전막으로 고유전율 재료를 증착할 때 하부 전극의 산화를 막을 수 있게 된다.
이하, 본 발명에 따른 반도체 소자의 MIM 캐패시터 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명에 따른 반도체 소자의 MIM 캐패시터 형성방법은, 도 1에 도시된 바와 같이, 소정의 배선(100)이 형성된 절연막(110)상에 배리어층(120)을 형성한다. 이때, 상기 배선(100)은 구리(Cu)로 형성한다.
다음으로, 도 2에 도시된 바와 같이, 상기 배리어층(120)을 패터닝하여 상기 배선(100)이 노출되도록 한다. 그런다음, 상기 패터닝된 배리어층(120a)상에 상기 배선(100)과 연결되도록 하부 전극층(130)을 형성한다.
상기 하부 전극층(130)은 TiN, Ta, TaNx, TaC, W, WNx, TiW, WBN 및 WC로 이루어진 군으로부터 선택된 어느 하나로 CVD(Chemical Vapor Deposition;화학기상층착) 또는 PVD(Physical Vapor Deposition;물리기상증착) 방식으로 50~1,000Å 두께로 형성한다.
그다음, 도 3에 도시된 바와 같이, 상기 하부 전극층(130)상에 알루미늄을 10~300Å 두께로 인시튜(in situ) 또는 익시튜(ex situ)로 하부 전극 산화 방지층(140)을 형성한다. 그런다음, 상기 하부 전극 산화 방지층(140)상에 고유전 율층(150)을 형성한다. 상기 고유전율층(150)은 Ti, Ru, Y, Sr, Ba, Zr, Hf, Ta의 단원자 금속원소중에서 어느 하나로 형성하거나, 또는 그들의 질화물이나 탄화물로 형성한다.
다음으로, 도 4에 도시된 바와 같이, 상기 고유전율층(150)을 150~450℃ 온도에서 열처리하여 ZrO2, HfO2, Ta2O5 등과 같은 고유전율 산화막(150a)을 형성한다.
이와 같이, ZrO2, HfO2, Ta2O5 등과 같은 고유전율 특성을 갖는 고유전율 산화막(150a)을 형성할 때, 상기 하부 전극층(130)의 산화를 방지하기 위하여 하부 전극으로 사용되는 TiN, Ta, TaNx 등을 증착한 후 하부 전극 산화 방지층(140)으로서 알루미늄을 매우 얇게 증착한다. 상기 알루미늄으로 이루어진 하부 전극 방지층(140) 위에 Zr, Hf, Ta 등으로 고유전율층(150)을 증착하고 산화 분위기에서 열처리하면 고유전율 특성을 갖는 ZrO2, HfO2, Ta2O5 등과 같은 고유전율 산화막(150a)이 형성된다.
열처리시 증착한 Zr, Hf, Ta 등과 같은 고유전율층(150)이 모두 고유전율 산화막(150a)으로 산화된 후에는 하부의 알루미늄으로 이루어진 하부 전극 산화 방지층(140)이 산소 기체와 만나게 된다. 이 경우 알루미늄 표면에 수십 Å 정도의 알루미늄 산화막이 형성되면 알루미늄 산화막 자체가 패시베이션(Passivation) 역할을 하여 알루미늄은 더이상 산화되지 않게 된다. 따라서, 알루미늄으로 이루어진 하부 전극 산화 방지층(140) 하부에 형성된 하부 전극층(130)은 전혀 산화되지 않게 되는 것이다.
이어서, 도 5에 도시된 바와 같이, 상기 고유전율 산화막(150a)상에 상부 전 극층(160)을 형성한다. 상기 상부 전극층(160)은 TiN, Ta, TaNx, TaC, W, WNx, TiW, WBN 및 WC로 이루어진 군으로부터 선택된 어느 하나를 CVD 또는 PVD로 50~3,000Å 두께로 형성한다.
이때, 상기 TiN, Ta, TaNx, TaC, W, WNx, TiW, WBN 또는 WC 등은 대기중, O2, N2, Ar, Ar와 O2의 혼합기체, Ar와 N2의 혼합기체 및 N 2와 O2의 혼합기체로 이루어진 군으로부터 선택된 어느 하나의 기체 분위기에서 열처리를 하여 형성한다.
다음으로, 도 6에 도시된 바와 같이, 상기 상부 전극층(160), 고유전율 산화막(150b), 하부 전극 산화 방지층(140) 및 하부 전극층(130)을 패터닝하여 상부 메탈 전극(160a)과 고유전막(150b)과 하부 전극 산화 방지층(140a) 및 하부 메탈 전극(130a)으로 이루어진 캐패시터(170)를 형성한다.
이와 같이, 산화 방식으로 형성된 고유전율 산화막(150a) 위에 상부 전극층(160)을 증착함으로써 안정된 구조의 MIM(Metal-Insulator-Metal) 캐패시터를 형성할 수 있게 된다.
특히, 구리(Cu)/저유전율(low-k) 산화막을 적용한 배선 공정에서는 후속 열처리 온도가 400℃를 넘지 않으므로 알루미늄(140)이 두꺼워 일부가 산화되지 않고 남아 있더라도 하부의 배리어(120)와 반응하게 됨으로써 또 다른 누설 원인(leakage source)을 형성할 염려가 없게 된다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 MIM 캐패시터 형성방법에 의하면, 고유전율 재료로 캐패시터의 유전막을 형성할 때 하부 전극의 산화를 막을 수 있다. 따라서, 고유전율 재료를 사용한 MIM 캐패시터를 다양한 제품에 응용할 수 있다.
또한, 고유전율 재료를 형성시키는 방법으로 CVD 방식을 적용하지 않고 PVD 방식으로 천이금속 원소 등을 증착시킨 후 산화시키는 방법을 사용할 수 있으므로 고유전율 재료 증착을 위한 별도의 CVD 장비가 필요없어 제조비용이 감소되는 효과가 있다.

Claims (13)

  1. 배선이 형성된 절연막상에 상기 배선을 덮도록 배리어층을 형성하는 단계;
    상기 배리어층을 상기 배선이 노출되게 패터닝한 후 상기 배리어층 상에 상기 배선과 접촉되어 전기적으로 연결되는 하부 전극층을 형성하는 단계;
    상기 하부 전극층상에 하부 전극 산화 방지층을 형성하는 단계;
    상기 하부 전극 산화 방지층상에 고유전율층을 형성하는 단계;
    상기 고유전율층을 열처리하여 고유전율 산화막을 형성하는 단계;
    상기 고유전율 산화막상에 상부 전극층을 형성하는 단계; 및
    상기 상부 전극층, 고유전율 산화막, 하부 전극 산화 방지층 및 하부 전극층을 패터닝하여 캐패시터를 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  2. 제1항에 있어서,
    상기 배선은 구리(Cu)로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  3. 제1항에 있어서,
    상기 하부 전극층은 TiN, Ta, TaNx, TaC, W, WNx, TiW, WBN 및 WC로 이루어진 군으로부터 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  4. 제3항에 있어서,
    상기 TiN, Ta, TaNx, TaC, W, WNx, TiW, WBN 및 WC로 이루어진 군으로부터 선택된 어느 하나는 CVD 또는 PVD 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  5. 제3항에 있어서,
    상기 TiN, Ta, TaNx, TaC, W, WNx, TiW, WBN 및 WC로 이루어진 군으로부터 선택된 어느 하나는 50~1,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  6. 제1항에 있어서,
    상기 하부 전극 산화 방지층은 알루미늄(Al)으로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  7. 제6항에 있어서,
    상기 알루미늄은 10~300Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  8. 제1항에 있어서,
    상기 고유전율층은 Ti, Ru, Y, Sr, Ba, Zr, Hf, Ta의 단원자 금속원소, 그들의 질화물 및 탄화물로 이루어진 군으로부터 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  9. 제1항에 있어서,
    상기 열처리는 150~450℃ 온도에서 진행되는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  10. 제1항에 있어서,
    상기 상부 전극층은 TiN, Ta, TaNx, TaC, W, WNx, TiW, WBN 및 WC로 이루어진 군으로부터 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  11. 제10항에 있어서,
    상기 TiN, Ta, TaNx, TaC, W, WNx, TiW, WBN 및 WC로 이루어진 군으로부터 선택된 어느 하나는 CVD 또는 PVD 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  12. 제10항에 있어서,
    상기 TiN, Ta, TaNx, TaC, W, WNx, TiW, WBN 및 WC로 이루어진 군으로부터 선택된 어느 하나는 50~3,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  13. 제10항에 있어서,
    상기 TiN, Ta, TaNx, TaC, W, WNx, TiW, WBN 및 WC로 이루어진 군으로부터 선택된 어느 하나는 대기중, O2, N2, Ar, Ar와 O2의 혼합기체, Ar와 N2 의 혼합기체 및 N2와 O2의 혼합기체로 이루어진 군으로부터 선택된 어느 하나의 기체 분위기에서 열처리되는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
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