CN105321886A - 电容器结构及其制造方法 - Google Patents

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Abstract

本发明公开一种电容器结构及其制造方法，所述电容器结构包括衬底、导体层、中间介电材料层、第一介电材料层与第二介电材料层。所述导体层包括第一电极与第二电极，位于所述衬底上。所述中间介电材料层位于所述第一电极与所述第二电极之间。所述第一介电材料层，位于所述中间介电材料层与所述第一电极之间。所述第二介电材料层位于所述中间介电材料层与所述第二电极之间。所述中间介电材料层的介电常数，与所述第一介电材料层以及所述第二介电材料层的介电常数不同。本发明实施例可以提升电容器单位面积的电容量。

Description

电容器结构及其制造方法
技术领域
本发明涉及一种半导体元件及其制造方法，且特别是涉及一种电容器及其制造方法。
背景技术
随着科技的进步，半导体元件的应用愈来愈广，举凡电脑、通讯与消费性电子产品，都需要大量使用具有不同功能的半导体元件。因此，针对不同需求制造而成的半导体元件，即所谓的特殊应用集成电路(ApplicationSpecificIntegratedCircuit，ASIC)，已成为目前用以满足客户需求的方式之一。
将电容器与互补式金属氧化物半导体(CMOS)元件整合在一起的混合模式电路(Mixed-ModeCircuit，MMC)是一种特殊应用的集成电路。在前述的混合模式电路中，电容器是一个基本且重要的元件。尤其对模拟电路，例如：取样保留(SampleandHold)、模拟数字(Analog/Digital，A/D)、数字模拟(Digital/Analog，D/A)及交换电容过滤器(SwitchedCapacitorFilter)等基本建构区组(BasicBuildingBlock)而言，电容器更是不可或缺的元件。
发明内容
本发明的目的在于提供一种电容器，可以增加单位面积的电容量。
本发明的又一目的在于提供一种电容器的制造方法，此工艺方法可与现有工艺整合，可以增加单位面积的电容量。
为达上述目的，本发明提出一种电容器，包括衬底、导体层、中间介电材料层、第一介电材料层与第二介电材料层。所述导体层包括第一电极与第二电极，位于所述衬底上。所述中间介电材料层位于所述第一电极与所述第二电极之间。所述第一介电材料层，位于所述中间介电材料层与所述第一电极之间。所述第二介电材料层位于所述中间介电材料层与所述第二电极之间。所述中间介电材料层的介电常数，与所述第一介电材料层以及所述第二介电材料层的介电常数不同。
依照本发明实施例所述，所述电容器中的所述第一电极包括第一梳状电极；所述第二电极包括第二梳状电极。
依照本发明实施例所述，所述第一梳状电极的第一柄部与所述第二梳状电极的第二柄部相对应设置，所述第一梳状电极的多个第一梳部与所述第二梳状电极的多个第二梳部交互交替。
依照本发明实施例所述，所述导体层的材料包括铜、铜铝合金、铜铝硅合金、钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)或其组合。
依照本发明实施例所述，所述电容器还包括第一覆盖层，位于所述第一电极、所述第一介电材料层、所述中间介电材料层、所述第二介电材料层以及所述第二电极下方。而且所述电容器还包括第二覆盖层，位于所述第一电极、所述第一介电材料层、所述第二介电材料层以及所述第二电极上方。
依照本发明实施例所述，所述第一覆盖层与所述第二覆盖层的材料包括碳化硅(SiC)、氮碳氧化硅(SiOCN)、氮掺杂碳化硅或其组合。
依照本发明实施例所述，所述电容器还包括第三介电材料层，位于所述第一电极、所述第一介电材料层、所述第二介电材料层以及所述第二电极下方以及所述第一覆盖层上方，与所述第一介电材料层与所述第二介电材料层连接。
依照本发明实施例所述，所述第一介电材料层、第二介电材料层与第三介电材料层包括低介电常数材料，且所述中间介电材料层包括高介电常数材料。
依照本发明实施例所述，所述第一介电材料层、第二介电材料层与中间介电材料层包括高介电常数材料。
本发明还提出一种电容器的制造方法，包括：在衬底上形成介电材料层。图案化所述介电材料层，以形成图案化的介电材料层，其包括第一开口与第二开口。在所述第一开口中形成第一电极，并同时在所述第二开口中形成第二电极。至少移除所述第一电极与所述第二电极之间的部分所述图案化的介电材料层，以形成第三开口，以及在所述第三开口中形成中间介电材料层，其中所述中间介电材料层包括高介电常数材料层。
依照本发明实施例所述，所述至少移除所述第一电极与所述第二电极之间的部分所述图案化的介电材料层的步骤后，在所述第一电极与所述第二电极的侧壁留下第一介电材料层与第二介电材料层。
依照本发明实施例所述，所述至少移除所述第一电极与所述第二电极之间的部分所述图案化的介电材料层的步骤后，所述第三开口裸露出第一电极与所述第二电极的侧壁，以及在形成所述中间介电材料层之前，在所述第三开口中形成介电层。
依照本发明实施例所述，所述介电材料层的材料包括高介电常数材料层，且与所述中间介电材料层的介电常数不同。
依照本发明实施例所述，所述第一开口与所述第二开口底部裸露出所述介电材料层。
依照本发明实施例所述，还包括在形成所述介电材料层之前，在所述衬底上形成第一覆盖层，且所述第一开口与所述第二开口底部裸露出所述第一覆盖层。
依照本发明实施例所述，形成所述第三开口的步骤包括在所述图案化的介电材料层、所述第一电极与所述第二电极上形成第二覆盖层。然后，在所述第二覆盖层上形成中间层。接着，在所述中间层上形成图案化的掩模层。之后，以所述图案化的掩模层为掩模，图案化所述中间层、所述第二覆盖层与所述图案化的介电材料层，以形成所述第三开口，以及移除所述图案化的掩模层。
依照本发明实施例所述，所述中间层包括多孔低介电材料层。
依照本发明实施例所述，形成所述第一电极与所述第二电极的步骤包括在衬底上形成导体材料层，以填入于所述第一开口与所述第二开口之中，以及包括移除所述第一开口与所述第二开口以外的所述导体材料层。
依照本发明实施例所述，在所述第三开口中形成中间介电材料层的方法包括在所述衬底上形成中间介电材料层，以填入在所述第三开口之中，以及包括移除所述第三开口以外的所述中间介电材料层。
依照本发明实施例所述，移除所述第三开口以外的所述中间介电材料层的方法包括化学机械研磨法。
基于上述，在本发明实施例中，由于电容器结构中的介电层改变为不同介电常数的高介电常数材料所形成的复合层，因此，可在不增加尺寸的前提下，提升电容器电容量。在本发明另一实施例中，还可通过增加沟槽的深度，进一步提升电容器的电容量。
此外，本发明实施例的电容器可同时形成电容器的两个电极，具有工艺步骤少、制造成本低以及省时等优点。另，本发明实施例的电容器工艺还可与现有的金属内连线工艺(例如双重金属镶嵌工艺)整合。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1是本发明实施例示出的一种电容器结构的上视图；
图2A至图2F是本发明第一实施例示出的一种电容器的制造方法的流程剖视图；
图3A与图3B是本发明实施例示出的一种电容器的制造方法的流程上视图；
图4A至图4D是本发明第二实施例示出的一种电容器的制造方法的流程剖视图；
图5A至图5D是本发明第三实施例示出的一种电容器的制造方法的流程剖视图。
附图标记说明：
2、10、20、30：电容器
100、200、300：衬底
102、116、116a、202、216a、302、316、316a：覆盖层
103、105、219、321：图案化的掩模层
103a、103b、106、108、122、206、207、208、209、222、323：开口
104、104a、104b、204a、204b、304b：介电材料层
104b1、204c1：第一介电材料层
104b2、204c2：第二介电材料层
104b3：第三介电材料层
110、220：导体层
112、212、312：第一电极
112a、114a：梳部
112b、114b：柄部
114、214、314：第二电极
118、218、318：中间层
124、124a、224a、324、324a：中间介电材料层
326、326a：介电层
326a1：第一介电层
326a2：第二介电层
326a3：第三介电层
I-I：线
具体实施方式
图1为依照本发明实施例示出的一种电容器的上视图。
请参照图1，本发明实施例的电容器2包括衬底(未绘示)、位于衬底上的导体层110、中间介电材料层124a、第一介电材料层104b1以及第二介电材料层104b2。
导体层110包括第一电极112与第二电极114。中间介电材料层124a位于第一电极112与第二电极114之间。第一介电材料层104b1位于中间介电材料层124a与第一电极112之间；第二介电材料层104b2位于中间介电材料层124a与第二电极114之间。
请继续参照图1，在一实施例中，第一电极112与第二电极114可例如是梳状电极。第一电极112包括多个第一梳部112a与第一柄部112b。多个第一梳部112a彼此并列。每一第一梳部112a的一端与第一柄部112b连接。第二电极114包括多个第二梳部114a与第二柄部114b。多个第二梳部114a彼此并列。每一第二梳部114a的一端与第二柄部114b连接。第一电极112的第一柄部112b与第二电极114的第二柄部114b相对应设置。第一电极112的多个第一梳部112a与第二电极114的多个第二梳部114a相互交替设置。在本实施例中，第一电极112与第二电极114的材料相同，且可以是由同一层材料层图案化而成。第一电极112与第二电极114的材料可以是金属或是合金，例如是铜、铜铝合金、铜铝硅合金、Ta、TaN、Ti、TiN或其组合。
中间介电材料层124a的介电常数，与第一介电材料层104b1以及第二介电材料层104b2的介电常数不同。在一实施例中，第一介电材料层104b1与第二介电材料层104b2的材料包括低介电常数材料，且中间介电材料层124a包括高介电常数材料。在另一实施例中，第一介电材料层104b1、第二介电材料层104b2与中间介电材料层124a包括高介电常数材料。
在本文中，低介电常数材料例如是指介电常数低于4的材料，例如是氟掺杂硅玻璃(fluorosilicate，FSG)；硅倍半氧化物如氢硅倍半氧化物(HydrogensilsesquioxnaneHSQ)、甲基硅倍半氧化物(Methylsilsesquioxane，MSQ)与混合有机硅烷聚合物(Hybrido-organosiloxanepolymer，HOSP)；芳香族碳氢化合物(Aromatichydrocarbon)如SiLK；有机硅酸盐玻璃(Organosilicateglass)如碳黑(blackdiamond，BD)、三甲基硅烷(Trimethylsilane，3MS)、四甲基硅烷(tetramethylsilane，4MS)；聚对二甲苯(Parylene)；氟化聚合物(Fluoro-Polymer)如全氟环丁基聚合物(perfluorocyclobutylpolymers，PFCB)、CYTOP、特氟隆(Teflon)；聚芳醚(Poly(arylethers))如PAE-2、氟化聚芳基醚(fluorinatedpoly(arylethers)，FLARE)；多孔聚合物(Porouspolymer)如XLK、纳米泡(Nanofoam)、气凝胶(Aerogel)；珊瑚(Coral)等。
在本文中，高介电常数材料例如是指介电常数高于4的材料，例如是选自氧化铪(hafniumoxide，HfO2)、硅酸铪氧化合物(hafniumsiliconoxide，HfSiO4)、硅酸铪氮氧化合物(hafniumsiliconoxynitride，HfSiON)、氧化铝(aluminumoxide，Al2O3)、氧化镧(lanthanumoxide，La2O3)、氧化钽(tantalumoxide，Ta2O5)、氧化钇(yttriumoxide，Y2O3)、氧化锆(zirconiumoxide，ZrO2)、钛酸锶(strontiumtitanateoxide，SrTiO3)、硅酸锆氧化合物(zirconiumsiliconoxide，ZrSiO4)、锆酸铪(hafniumzirconiumoxide，HfZrO4)、锶铋钽氧化物(strontiumbismuthtantalate，SrBi2Ta2O9，SBT)、锆钛酸铅(leadzirconatetitanate，PbZrxTi1-xO3，PZT)与钛酸钡锶(bariumstrontiumtitanate，BaxSr1-xTiO3，BST)所组成的族群，其中x为介于0与1之间的数值。
本发明实施例的电容器可以各种方法来制造，以下举数个实施例来说明，然而，本发明并不限于此。
图2A至图2F为依据本发明第一实施例示出的一种电容器的制造方法的流程剖视图。图2A为对应于图3A切线I-I示出的剖视图。图2C为对应于图3B切线I-I示出的剖视图。图2F为对应于图1切线I-I示出的剖视图。
请参照图2A与图3A，提供衬底100。衬底100可由选自于Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的族群中的至少一种半导体或半导体化合物材料形成。衬底100的材料也可以是绝缘层上有硅(SOI)。衬底100可以是在其上已形成各种构件的半导体、半导体化合物或绝缘层上有硅(SOI)。所述各种构件例如是金属氧化物半导体晶体管、金属内连线的接触窗、导线或介层窗、硅晶基材、介电层或其组合，在附图中并未绘示出来。
接着，在衬底100上形成第一覆盖层102与介电材料层104。第一覆盖层102的材料例如是碳化硅(SiC)、氮碳氧化硅(SiOCN)、氮掺杂碳化硅或其组合，形成方法例如是化学气相沉积法。介电材料层104的材料例如是上述低介电常数材料。介电材料层104的形成方法例如是化学气相沉积法或旋涂法。之后，在介电材料层104上形成图案化的掩模层103。图案化的掩模层103具有开口103a与103b。开口103a与103b的上视图例如是呈梳状。图案化的掩模层103的材料例如是光刻胶。
然后，同时参照图2A、图2B与图3A，以图案化的掩模层103为掩模，蚀刻介电材料层104，以形成图案化的介电材料层104a。图案化的介电材料层104a包括第一开口106与第二开口108。第一开口106与第二开口108的底部裸露出图案化的介电材料层104a。蚀刻介电材料层104的方法例如是湿式蚀刻或干式蚀刻法。之后，移除图案化的掩模层103。移除图案化的掩模层103的方法例如是干式剥离法、湿式剥离法或其组合。其后，在衬底100上形成导体材料层110，以填入于第一开口106与第二开口108之中。导体材料层110的材料例如是铜、铜铝合金、铜铝硅合金、Ta、TaN、Ti、TiN或其组合。形成导体材料层110的方法例如是电镀法或溅镀法。
接着，请参照图2C与图3B，将第一开口106与第二开口108之外的导体材料层110移除，裸露出图案化的介电材料层104a。至此，在第一开口106中形成第一电极112，且同时在第二开口108中形成第二电极114。移除导体材料层110的方法例如是化学机械研磨法。
之后，请参照图2D，在衬底100上形成第二覆盖层116、中间层118以及图案化的掩模层105。第二覆盖层116覆盖图案化的介电材料层104a、第一电极112与第二电极114。第二覆盖层116的材料可以与第一覆盖层102的材料相同，例如是碳化硅(SiC)、氮碳氧化硅(SiOCN)、氮掺杂碳化硅或其组合。形成第二覆盖层116的方法例如是化学气相沉积法。中间层118的材料例如是多孔低介电材料层，形成的方法例如是化学气相沉积法或旋涂法。图案化的掩模层105例如是光刻胶。中间层118与图案化的掩模层105之间可以还包括底抗反射层(BARC)(未绘示)。
之后，请参照图2Ｄ与图2E，以图案化的掩模层105为掩模，进行蚀刻工艺，以蚀刻中间层118、第二覆盖层116与图案化的介电材料层104a，以形成第二覆盖层116a与介电材料层104b。第二覆盖层116a与介电材料层104b中具有第三开口122。介电材料层104b包括第一介电材料层104b1、第二介电材料层104b2以及第三介电材料层104b3。第一介电材料层104b1位于第一电极112的侧壁上。第二介电材料层104b2位于第二电极114的侧壁上。第三介电材料层104b3位于第一电极112、第一介电材料层104b1、第二介电材料层104b2以及第二电极114下方以及第一覆盖层102上方。之后，移除图案化的掩模层105与中间层118。移除图案化的掩模层105的方法例如是干式剥离法、湿式剥离法或其组合。移除中间层118的方法可以是蚀刻法，例如是干式蚀刻法或是湿式蚀刻法。接着，在衬底100上形成中间介电材料层124。中间介电材料层124填入于第三开口122中。中间介电材料层124的材料例如是高介电常数材料。高介电常数材料如上所述，形成方法例如是化学气相沉积法。
之后，请参照图2E与图2F与图1，移除第三开口122外的中间介电材料层124，形成中间介电材料层124a。移除第三开口122以外的中间介电材料层124的方法例如是化学机械研磨法。为清楚起见，图1的上视图省略图2H所示出的第二覆盖层116a。
请参照图2F与图1，本发明第一实施例的电容器10包括衬底100、第一电极112、第二电极114、中间介电材料层124a、第一介电材料层104b1以及第二介电材料层104b2。以上构件的配置与材料请参照上述图1的说明。在本实施例中，中间介电材料层124a的材料例如是上述高介电常数材料，而第一介电材料层104b1与第二介电材料层104b2的材料相同，例如是上述低介电常数材料。
另外，本发明第一实施例的电容器10还包括第一覆盖层102与图案化的第二覆盖层116a。第一覆盖层102位于第一电极112、第一介电材料层104b1、中间介电材料层124a、第二介电材料层104b2、以及第二电极114的下方。图案化的第二覆盖层116a位于第一电极112、第一介电材料层104b1、第二介电材料层104b2以及第二电极114的上方。
此外，本发明第一实施例的电容器10中，可还包括第三介电材料层104b3。第三介电材料层104b3位于第一电极112、第一介电材料层104b1、第二介电材料层104b2、第二电极114下方以及第一覆盖层102上方。第三介电材料层104b3与第一介电材料层104b1与第二介电材料层104b2连接，共同组成介电材料层104b。第三介电材料层104b3的材料可与第一介电材料层104b1以及第二介电材料层104b2的材料相同，例如是低介电常数材料。
图4A至图4D为依照本发明第二实施例所示出的电容器的制造流程的剖面示意图。图4A至图4D的电容器的制造流程与图2A至图2F电容器的制造流程有部分相似，因此相同的元件以相似的符号表示，且省略重复的说明。例如，图4B的图案化的介电材料层204a对应于图2B的图案化的介电材料层104a。
首先，请参照图4A，依照上述第一实施例的方法在衬底200上形成第一覆盖层202以及介电材料层204。图案化的介电材料层204a中具有第一开口206与第二开口208。
接着，请参照图4B，在图案化的介电材料层204a上形成图案化的掩模层219。图案化的掩模层219的材料例如是光刻胶。之后，以图案化的掩模层219为掩模，进行蚀刻工艺(例如是干式蚀刻工艺)，以蚀刻第一开口206与第二开口208底部所裸露的图案化的介电材料层204a，以形成再次图案化的介电材料层204b。图案化的介电材料层204b中具有第一开口207与第二开口209。相较于第一开口206与第二开口208(图4A)，第一开口207与第二开口209的深度较深，其底部裸露出第一覆盖层202。
接着，请参照图4B与图4C，移除图案化的掩模层219。移除图案化的掩模层219的方法例如是干式剥离法、湿式剥离法或其组合。其后，依照上述方法在第一开口207与第二开口209中形成第一电极212与第二电极214。接着，在衬底200上形成第二覆盖层216、中间层218以及图案化的掩模层205。图案化的掩模层205的开口205a的宽度W1小于第一电极212与第二电极214之间的距离L1。
之后，请参照图4C与图4D，以掩模层205为掩模，移除第一电极212与第二电极214之间的部分介电材料层204b，以形成第二覆盖层216a与介电材料层204c。第二覆盖层216a与介电材料层204c中具有第三开口222。介电材料层204c包括第一介电材料层204c1与第二介电材料层204c2。第一介电材料层204c1在第一电极212的侧壁。第二介电材料层204c2在第二电极214的侧壁。之后，移除图案化的掩模层205与中间层218，再在第三开口222中形成中间介电材料层224a。至此，形成电容器20。图4D的电容20的上视图类似图1所示。
请参照图4D，电容器20包括衬底200、第一电极212、第二电极214、中间介电材料层224a、第一介电材料层204c1、第二介电材料层204c2、第一覆盖层202以及第二覆盖层216a。电容器20的结构与上述电容器10相似。这些构件的配置与材料请参照上述第一实施例对应图1与图2A至图2F的说明。然而，第二实施例的电容器20与第一实施例的电容器10(图2F)的差异点在于，第二实施例中图案化的介电材料层204b的第一开口207与第二开口209的深度较深。因此，第一电极212、第二电极214、中间介电材料层224a、第一介电材料层204c1与第二介电材料层204c2的高度增加，故可进一步提升电容量。
请参照图2F与图4D，在本发明上述第一实施例与第二实施例的电容器10与20中，第一介电材料层104b1、204b1以及第二介电材料层104b2、204b2的材料并不以低介电常数材料层为限，只要中间介电材料层124a、224a的介电常数与第一介电材料层104b1、204b1以及第二介电材料层104b2、204b2的介电常数不同均是本发明涵盖的范围。在以下的第三实施例的电容器中，第一电极与第二电极之间则是具有不同介电常数的高介电常数材料层。
图5A至图5D是依照本发明第三实施例所示出的一种电容器的制造方法的流程剖视图。图5A至图5D的电容器的制造流程与图4A至图4D电容器的制造流程有部分相似，因此相同的元件以相似的符号表示，且省略重复的说明。例如，图5A的图案化的介电材料层304b对应于图4B的图案化的介电材料层204b。
首先，请参照图5A，依照第一实施例方法与第二实施例方法在衬底300上形成第一覆盖层302、第一电极312、第二电极314、图案化的介电材料层304b、第二覆盖层316以及中间层318。之后，在中间层318上形成图案化的掩模层321。第三实施例图案化的掩模层321与第二实施例的图案化的掩模层205不同。更具体地说，图案化的掩模层321的开口321a的宽度W2实质上等于第一电极312与第二电极314之间的距离L2。图案化的掩模层321例如是光刻胶。
其后，请参照图5A与图5B，以图案化的掩模层321为掩模，进行蚀刻工艺(例如是干式蚀刻工艺或是湿式蚀刻工艺)，以移除介电材料层304b。由于图案化的掩模层321的开口321a的宽度W2实质上等于第一电极312与第二电极314之间的距离L2，因此，可以完全移除第一电极312与第二电极314之间的介电材料层304b，以形成开口323。开口323裸露出第一电极312与第二电极314的侧壁以及第一覆盖层302的侧壁。之后，将图案化的掩模层321以及中间层318移除。移除图案化的掩模层321的方法例如是干式剥离法、湿式剥离法或其组合。移除中间层318的方法可以是蚀刻法，例如是干式蚀刻法或是湿式蚀刻法。
然后，请参照图5C，在衬底300上形成介电层326与中间介电材料层324。介电层326可以是共形地覆盖第一电极312、第二电极314、第一覆盖层302与第二覆盖层316a。介电层326的形成方法例如是原子层沉积法(ALD)。介电层326的材料例如是上述高介电常数材料或上述低介电常数材料。中间介电材料层324的材料例如是上述高介电常数材料。介电层326与中间介电材料层324的介电常数不同。在一实施例中，介电层326与中间介电材料层324的材料均为高介电常数材料层，但介电层326的介电常数与中间介电材料层324的介电常数不同。
之后，请参照图5D与图1，移除第三开口323以外的介电层326与中间介电材料层324，裸露出中间介电材料层324a、图案化的介电层326a与第二覆盖层316a。移除第三开口323以外的介电层326与中间介电材料层324的方法例如是化学机械研磨法或回蚀法。至此，形成电容器30。图5D的电容器30的上视图类似图1所示。
请参照图5D，以制造方法来说，第三实施例的电容器30的制造方法与第一实施例的电容器10(图2F)及第二实施例的电容器20(图4D)的制造方法的差异点在于，第三实施例是完全移除图案化的介电材料层304b(图5B)，且重新在衬底300上形成图案化的介电层326a(图5C)。
请参照图5D，电容器30包括衬底300、第一电极312、第二电极314、中间介电材料层324a、图案化的介电层326a、第一覆盖层302以及第二覆盖层316a。除图案化的介电层326a之外，其他构件的配置与材料与上述第一实施例以及第二实施例相似。以结构来说，第三实施例的电容器30与第二实施例的电容器20(图4D)的差异点在于，图案化的介电层326a完全覆盖第一电极312与第二电极314的侧壁以及第一覆盖层302的表面。更具体地说，介电层326a包括第一介电层326a1、第二介电层326a2与第三介电层326a3。第一介电层326a1位于第一电极312以及中间介电材料层324a之间。第二介电层326a2位于第二电极314以及中间介电材料层324a之间。第三介电层326a3位于中间介电材料层324a下方以及第一覆盖层302上方，且与第一介电层326a1以及第二介电层326a2连接。此外，经由第三实施例的工艺，图案化的介电层326a可具有均匀的厚度，因此可有效控制电容器30的电性。
综上所述，在本发明实施例中，由于电容器结构中的介电层包括不同介电常数的介电材料层/介电层，因此，可在不增加尺寸的前提下，提升电容器单位面积的电容量。在本发明另一实施例中，还通过额外的图案化工艺，增加沟槽的深度，进一步提升电容器的电容量。此外，本发明实施例的电容器可同时形成电容器的两个电极，具有工艺步骤少、制造成本低以及省时等的优点。另，本发明实施例的电容器工艺还可与现有的金属内连线工艺(例如双重金属镶嵌工艺)整合。换句话说，本发明实施例的电容器中的包括第一电极与第二电极的导体层亦可视为金属内连线层中的任一金属层。因此，本发明实施例可以不需要增加太多的工艺步骤即可制造出电容量提升的电容器。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种电容器，其特征在于，包括：
衬底；
导体层，包括第一电极与第二电极，位于所述衬底上；
中间介电材料层，位于所述第一电极与所述第二电极之间；
第一介电材料层，位于所述中间介电材料层与所述第一电极之间；以及
第二介电材料层，位于所述中间介电材料层与所述第二电极之间，
其中，所述中间介电材料层的介电常数，与所述第一介电材料层以及所述第二介电材料层的介电常数不同。
2.根据权利要求1所述的电容器，其中所述第一电极包括第一梳状电极；所述第二电极包括第二梳状电极。
3.根据权利要求2所述的电容器，其中所述第一梳状电极的第一柄部与所述第二梳状电极的第二柄部相对应设置，所述第一梳状电极的多个第一梳部与所述第二梳状电极的多个第二梳部交互交替。
4.根据权利要求1所述的电容器，其中所述导体层的材料包括铜、铜铝合金、铜铝硅合金、Ta、TaN、Ti、TiN或其组合。
5.根据权利要求1所述的电容器，还包括：
第一覆盖层，位于所述第一电极、所述第一介电材料层、所述中间介电材料层、所述第二介电材料层以及所述第二电极下方；以及
第二覆盖层，位于所述第一电极、所述第一介电材料层、所述第二介电材料层以及所述第二电极上方。
6.根据权利要求5所述的电容器，其中所述第一覆盖层与所述第二覆盖层的材料包括碳化硅、氮碳氧化硅、氮掺杂碳化硅或其组合。
7.根据权利要求1所述的电容器，还包括：
第三介电材料层，位于所述第一电极、所述第一介电材料层、所述第二介电材料层以及所述第二电极下方以及所述第一覆盖层上方，与所述第一介电材料层与所述第二介电材料层连接。
8.根据权利要求7所述的电容器，其中：
所述第一介电材料层、所述第二介电材料层与所述第三介电材料层包括低介电常数材料；以及
所述中间介电材料层包括高介电常数材料。
9.根据权利要求1所述的电容器，其中所述第一介电材料层、所述第二介电材料层与所述中间介电材料层包括高介电常数材料。
10.一种电容器的制造方法，其特征在于，包括：
在衬底上形成介电材料层；
图案化所述介电材料层，以形成图案化的介电材料层，其包括第一开口与第二开口；
在所述第一开口中形成第一电极，并同时在所述第二开口中形成第二电极；
至少移除所述第一电极与所述第二电极之间的部分所述图案化的介电材料层，以形成第三开口；以及
在所述第三开口中形成中间介电材料层，其中所述中间介电材料层包括高介电常数材料层。
11.根据权利要求10所述的电容器的制造方法，其中所述至少移除所述第一电极与所述第二电极之间的部分所述图案化的介电材料层的步骤后，在所述第一电极与所述第二电极的侧壁留下第一介电材料层与第二介电材料层。
12.根据权利要求10所述的电容器的制造方法，其中所述至少移除所述第一电极与所述第二电极之间的部分所述图案化的介电材料层的步骤后，所述第三开口裸露出第一电极与所述第二电极的侧壁；以及
在形成所述中间介电材料层之前，在所述第三开口中形成介电层。
13.根据权利要求12所述的电容器的制造方法，其中该介电层的材料包括高介电常数材料层，且与该中间介电材料层的介电常数不同。
14.根据权利要求10所述的电容器的制造方法，其中所述第一开口与所述第二开口底部裸露出所述介电材料层。
15.根据权利要求10所述的电容器的制造方法，还包括：在形成所述介电材料层之前，在所述衬底上形成第一覆盖层，且所述第一开口与所述第二开口底部裸露出所述第一覆盖层。
16.根据权利要求10所述的电容器的制造方法，其中形成所述第三开口的步骤包括：
在所述图案化的介电材料层、所述第一电极与所述第二电极上形成第二覆盖层；
在所述第二覆盖层上形成中间层；
在所述中间层上形成图案化的掩模层；
以所述图案化的掩模层为掩模，图案化所述中间层、所述第二覆盖层与所述图案化的介电材料层，以形成所述第三开口；以及
移除所述图案化的掩模层。
17.根据权利要求16所述的电容器的制造方法，其中所述中间层包括多孔低介电材料层。
18.根据权利要求10所述的电容器的制造方法，其中形成所述第一电极与所述第二电极的步骤包括：
在衬底上形成导体材料层，以填入于所述第一开口与所述第二开口之中；以及
移除所述第一开口与所述第二开口以外的所述导体材料层。
19.根据权利要求10所述的电容器的制造方法，其中在所述第三开口中形成中间介电材料层的方法包括：
在所述衬底上形成中间介电材料层，以填入于所述第三开口之中；以及
移除所述第三开口以外的所述中间介电材料层。
20.根据权利要求19所述的电容器的制造方法，其中移除所述第三开口以外的所述中间介电材料层的方法包括化学机械研磨法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216023A (zh) * 2018-08-21 2019-01-15 安徽飞达电气科技有限公司 一种高压互感器用电容器金属化薄膜材料
WO2022110820A1 (zh) * 2020-11-26 2022-06-02 长鑫存储技术有限公司 动态随机存取存储器电容器及其制备方法
US11930630B2 (en) 2020-11-26 2024-03-12 Changxin Memory Technologies, Inc. Dynamic random access memory capacitor and preparation method therefor

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10366901B2 (en) 2017-03-06 2019-07-30 Micron Technology, Inc. Integrated structures, capacitors and methods of forming capacitors
CN108630806A (zh) * 2017-03-17 2018-10-09 中芯国际集成电路制造(上海)有限公司 相变存储器及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6638830B1 (en) * 2002-09-18 2003-10-28 United Microelectronics Corp. Method for fabricating a high-density capacitor
US20030213990A1 (en) * 2002-05-17 2003-11-20 United Microelectronics Corp. Embedded capacitor structure applied to logic integrated circuit
CN101388390A (zh) * 2007-09-12 2009-03-18 和舰科技(苏州)有限公司 一种新型mim电容器
CN103180921A (zh) * 2010-10-28 2013-06-26 株式会社日立制作所 母线间内置电容器、电力设备以及电力变换装置
US9166003B2 (en) * 2011-11-02 2015-10-20 United Microelectronics Corp. Layout configuration for memory cell array

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930009583B1 (ko) * 1990-11-29 1993-10-07 삼성전자 주식회사 융모모양의 커패시터구조를 가진 반도체 메모리장치의 제조방법
US5266512A (en) * 1991-10-23 1993-11-30 Motorola, Inc. Method for forming a nested surface capacitor
US5752182A (en) * 1994-05-09 1998-05-12 Matsushita Electric Industrial Co., Ltd. Hybrid IC
US5656532A (en) * 1996-01-11 1997-08-12 Vanguard International Semiconductor Corporation Method for fabricating a coaxial capacitor of a semiconductor device
US5744833A (en) * 1996-08-16 1998-04-28 United Microelectronics Corporation Semiconductor memory device having tree-type capacitor
US5770499A (en) * 1997-05-29 1998-06-23 Texas Instruments Incorporated Planarized capacitor array structure for high density memory applications
US5898982A (en) * 1997-05-30 1999-05-04 Luminous Intent, Inc. Thin film capacitors
TW359897B (en) * 1997-11-10 1999-06-01 Winbond Electronics Corp Method for making DRAM capacitor
US5905281A (en) * 1998-01-26 1999-05-18 Texas Instruments-Acer Incorporated Draw cell with a fork-shaped capacitor
US6084261A (en) * 1998-01-26 2000-07-04 Wu; Shye-Lin DRAM cell with a fork-shaped capacitor
TW357457B (en) * 1998-02-21 1999-05-01 United Microelectronics Corp Manufacturing method for DRAM capacitors
TW463372B (en) * 1998-07-30 2001-11-11 United Microelectronics Corp Capacitor structure for DRAM and the manufacturing method thereof
US6323099B1 (en) 2000-02-02 2001-11-27 Advanced Micro Devices High k interconnect de-coupling capacitor with damascene process
US6451667B1 (en) * 2000-12-21 2002-09-17 Infineon Technologies Ag Self-aligned double-sided vertical MIMcap
CN100345228C (zh) * 2001-05-10 2007-10-24 微涂技术股份有限公司 具有改进电极的电容器
US6790780B2 (en) 2001-09-27 2004-09-14 Intel Corporation Fabrication of 3-D capacitor with dual damascene process
JP4005805B2 (ja) * 2001-12-17 2007-11-14 株式会社東芝 半導体装置
KR100471164B1 (ko) * 2002-03-26 2005-03-09 삼성전자주식회사 금속-절연체-금속 캐패시터를 갖는 반도체장치 및 그제조방법
US6828211B2 (en) * 2002-10-01 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench filled with two or more dielectrics for isolation and coupling or for stress control
US7268383B2 (en) 2003-02-20 2007-09-11 Infineon Technologies Ag Capacitor and method of manufacturing a capacitor
US7081650B2 (en) * 2003-03-31 2006-07-25 Intel Corporation Interposer with signal and power supply through vias
US7153778B2 (en) * 2004-02-20 2006-12-26 Micron Technology, Inc. Methods of forming openings, and methods of forming container capacitors
NO321555B1 (no) * 2004-03-26 2006-05-29 Thin Film Electronics Asa Organisk elektronisk innretning og fremgangsmate til fremstilling av en slik innretning
DE102004063949B4 (de) * 2004-09-09 2008-10-16 Qimonda Ag Verfahren zum Herstellen eines eine becherförmige Elektrodenstruktur aufweisenden Kondensators
US7193262B2 (en) * 2004-12-15 2007-03-20 International Business Machines Corporation Low-cost deep trench decoupling capacitor device and process of manufacture
DE102005030585B4 (de) * 2005-06-30 2011-07-28 Globalfoundries Inc. Halbleiterbauelement mit einem vertikalen Entkopplungskondensator und Verfahren zu seiner Herstellung
KR100870178B1 (ko) * 2005-08-10 2008-11-25 삼성전자주식회사 엠아이엠 커패시터를 구비하는 반도체 소자들 및 그제조방법들
JP2007081189A (ja) * 2005-09-15 2007-03-29 Elpida Memory Inc 半導体記憶装置及びその製造方法
US8148223B2 (en) * 2006-05-22 2012-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. 1T MIM memory for embedded ram application in soc
KR100909772B1 (ko) * 2007-10-31 2009-07-29 주식회사 하이닉스반도체 반도체 소자의 커패시터 제조 방법
JP5641681B2 (ja) * 2008-08-08 2014-12-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置の製造方法
TWI400731B (zh) * 2008-08-29 2013-07-01 Ind Tech Res Inst 電容元件及其製造方法
KR20100089522A (ko) * 2009-02-04 2010-08-12 삼성전자주식회사 커패시터 및 그 제조 방법.
US8288240B2 (en) * 2009-02-13 2012-10-16 International Business Machines Corporation Method of making an MIM capacitor and MIM capacitor structure formed thereby
KR101589912B1 (ko) * 2009-03-20 2016-02-01 삼성전자주식회사 커패시터 및 이의 제조 방법
US8372725B2 (en) * 2010-02-23 2013-02-12 International Business Machines Corporation Structures and methods of forming pre fabricated deep trench capacitors for SOI substrates
JP5416840B2 (ja) * 2010-06-30 2014-02-12 太陽誘電株式会社 コンデンサ及びその製造方法
US8354703B2 (en) * 2010-07-15 2013-01-15 International Business Machines Corporation Semiconductor capacitor
US8405135B2 (en) * 2010-10-05 2013-03-26 International Business Machines Corporation 3D via capacitor with a floating conductive plate for improved reliability
US8618635B2 (en) * 2010-10-27 2013-12-31 Infineon Technologies Ag Capacitors in integrated circuits and methods of fabrication thereof
US8742541B2 (en) * 2010-12-09 2014-06-03 Tessera, Inc. High density three-dimensional integrated capacitors
US8853810B2 (en) * 2011-08-25 2014-10-07 GlobalFoundries, Inc. Integrated circuits that include deep trench capacitors and methods for their fabrication
KR20130134813A (ko) * 2012-05-31 2013-12-10 에스케이하이닉스 주식회사 자기정렬된 게이트전극을 구비한 수직채널트랜지스터 및 그 제조 방법
US9178080B2 (en) * 2012-11-26 2015-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench structure for high density capacitor
US9093285B2 (en) * 2013-03-22 2015-07-28 United Microelectronics Corp. Semiconductor structure and process thereof
KR102055299B1 (ko) * 2013-04-12 2019-12-16 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030213990A1 (en) * 2002-05-17 2003-11-20 United Microelectronics Corp. Embedded capacitor structure applied to logic integrated circuit
US6638830B1 (en) * 2002-09-18 2003-10-28 United Microelectronics Corp. Method for fabricating a high-density capacitor
CN101388390A (zh) * 2007-09-12 2009-03-18 和舰科技(苏州)有限公司 一种新型mim电容器
CN103180921A (zh) * 2010-10-28 2013-06-26 株式会社日立制作所 母线间内置电容器、电力设备以及电力变换装置
US9166003B2 (en) * 2011-11-02 2015-10-20 United Microelectronics Corp. Layout configuration for memory cell array

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109216023A (zh) * 2018-08-21 2019-01-15 安徽飞达电气科技有限公司 一种高压互感器用电容器金属化薄膜材料
CN109216023B (zh) * 2018-08-21 2020-06-30 安徽飞达电气科技有限公司 一种高压互感器用电容器金属化薄膜材料
WO2022110820A1 (zh) * 2020-11-26 2022-06-02 长鑫存储技术有限公司 动态随机存取存储器电容器及其制备方法
US11930630B2 (en) 2020-11-26 2024-03-12 Changxin Memory Technologies, Inc. Dynamic random access memory capacitor and preparation method therefor

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