KR20040069391A - 반도체 소자의 엠아이엠 캐패시터 형성방법 - Google Patents

반도체 소자의 엠아이엠 캐패시터 형성방법 Download PDF

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KR20040069391A
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    • H01L28/40—Capacitors
    • H01L28/60—Electrodes

Abstract

본 발명은 캐패시터 상부전극층 형성공정을 삭제시킬 수 있는 반도체 소자의 MIM 캐패시터 형성방법에 관한 것으로, 하부 금속 배선이 노출되도록 제1절연막에 제1비아를 형성하는 단계; 상기 비아를 포함한 제1절연막 표면에 제1배리어막을 형성하는 단계; 상기 제1배리어막이 형성된 제1절연막상에 금속층을 형성하는 단계; 상기 금속층상에 캐패시터 유전막층을 형성하는 단계; 상기 캐패시터 유전막층상에 제2절연막을 형성하는 단계; 상기 제2절연막을 선택적으로 제거하여 제2비아를 형성하는 단계; 상기 제2절연막중 캐패시터 형성부분은 마스킹하고 상기 금속층상의 캐패시터 유전막층 일부를 제거하는 단계; 및 상기 제2비아에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 캐패시터 상부전극층 형성 공정을 제거하고 비아를 직접 상부전극으로 활용함으로써 공정을 단순화시킬 수 있고, 접촉 저항 감소로 캐패시턴스 특성을 향상시킬 수 있는 효과가 있는 것이다.

Description

반도체 소자의 엠아이엠 캐패시터 형성방법{METHOD FOR FORMING MIM CAPACITOR IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 MIM 캐패시터 형성방법에 관한 것으로, 보다 상세하게는 하부 전극을 산화시켜 MIM 캐패시터의 유전막으로 활용함으로써 유전막 증착 단계를 없앨 수 있는 반도체 소자의 MIM 캐패시터 형성방법에 관한 것이다.
높은 정밀도를 요구하는 씨모스 아이씨 로직 소자(CMOS IC Logic device)에 적용되는 아날로그 캐패시터(Analog Capacitor)는 어드벤스드 아날로그 모스 기술 (Advanced Analog MOS Technology), 특히, A/D 컨버터나 스위칭 캐패시터 필터 분야의 핵심 요소이다. 이러한 아날로그 캐패시터의 구조로는 PIP(Polysilicon-Insulator-Polysilicon), PIM(Polysilicon-Insulator-Metal), MIP(Metal-Insulator-Polysilicon) 및 MIM(Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다.
이들 중에서, MIM 구조는 직렬 저항이 낮아 높은 캐패시턴스를 갖는 캐패시터를 구현할 수 있고, 특히, 써멀 버짓(Thermal Budget) 및 Vcc가 낮다는 잇점 때문에, 아날로그 캐패시터의 대표적 구조로 이용되고 있다.
이러한 MIM 캐패시터는 반도체 회로에서 RF 회로, 아날로그 IC, 하이파워 MPU에서의 디커플링 캐패시터, 디램 셀 등 다양하게 응용되고 있다.
종래 기술에 따른 반도체 소자의 MIM 캐패시터 형성방법을 도 1 내지 도 5를 참조하여 설명한다.
종래 기술에 따른 반도체 소자의 MIM 캐패시터 형성방법은, 도 1에 도시된 바와 같이, 듀얼 다마신(Dual Damascene) 공정으로 하부의 메탈 배선(10)이 개방되도록 절연막(15)에 비아(20)를 형성한 다음 배리어 메탈(25)을 형성한다. 이때, 배리어 메탈(25)로는 Ti 등을 이용한다.
그다음, 도 2에 도시된 바와 같이, 하부 전극용으로 구리(30)를 증착한다.
이어서, 도 3에 도시된 바와 같이, CMP 공정을 실시한 후 Si3N4또는 SiC를 증착한다. 계속하여, 포토 공정과 에칭 공정을 실시한 다음 배리어 메탈층(40)을 형성한다.
다음으로, 도 4에 도시된 바와 같이, 고유전막(40)과 상부 전극층(50)을 형성한다.
그다음, 도 5에 도시된 바와 같이, 포토 공정으로 구리층(30a)과 고유전막(45a)과 상부전극층(50a)을 포함하는 캐패시터 구조를 완성하고, 후속 공정을 통하여 금속배선(55)을 형성한다.
그런데, 종래 기술에 따른 반도체 소자의 MIM 캐패시터 형성방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서는, 공정이 다소 복잡하며 캐패시터 상부전극으로 인해 접촉저항이 높으며, 이러한 접촉저항의 증가는 아날로그나 고주파 소자의 퍼포먼스(Performance)을 감소시키는 문제점이 있다. 또한, 캐패시터 상부전극층 증착에 의해 유발되는 단차때문에 평탄화 공정이 반드시 추가되어야 하므로 공정 단계수가 많다는 문제점이 있다.
이에 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 비아 영역을 크게하여 캐패시터 상부전극으로 활용하여 캐패시터 상부전극층 형성 단계를 스킵함으로써 공정을 단순화시킬 수 있는 반도체 소자의 MIM 캐패시터 형성방법을 제공함에 있다.
도 1 내지 도 5는 종래 기술에 따른 반도체 소자의 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
도 6 내지 도 11은 본 발명의 실시예1에 따른 반도체 소자의 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
도 12 내지 도 16은 본 발명의 실시예2에 따른 반도체 소자의 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100; 반도체 기판 150; 제1절연막
200; 제1비아 250; 제1배리어막
300; 금속층 350; 캐패시터 유전막층
400; 제2절연막 450,500; 제2비아
600; PR 700; 배리어메탈
800; 전극층 900; 캐패시터 상부전극
상기한 목적을 달성하기 위한 본 발명의 실시예1에 따른 반도체 소자의 MIM 캐패시터 형성방법은, 하부 금속 배선이 노출되도록 제1절연막에 제1비아를 형성하는 단계; 상기 비아를 포함한 제1절연막 표면에 제1배리어막을 형성하는 단계; 상기 제1배리어막이 형성된 제1절연막상에 금속층을 형성하는 단계; 상기 금속층상에 캐패시터 유전막층을 형성하는 단계; 상기 캐패시터 유전막층상에 제2절연막을 형성하는 단계; 상기 제2절연막을 선택적으로 제거하여 제2비아를 형성하는 단계; 상기 제2절연막중 캐패시터 형성부분은 마스킹하고 상기 금속층상의 캐패시터 유전막층 일부를 제거하는 단계; 및 상기 제2비아에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 실시예2에 따른 반도체 소자의 MIM 캐패시터 형성방법은, 하부 금속 배선이 노출되도록 제1절연막에 제1비아를 형성하는 단계; 상기 비아를 포함한 제1절연막 표면에 제1배리어막을 형성하는 단계; 상기 제1배리어막이 형성된 제1절연막상에 금속층을 형성하는 단계; 상기 금속층상에 확산방지막을 형성하는 단계; 상기 확산방지막을 선택적으로 제거하는 단계; 상기 선택적으로 제거된 확산방지막상에 제2배리어막을 형성한 다음, 상기 제2배리어막상에 고유전율 물질층을 형성하는 단계; 상기 고유전율 물질층과 제2배리어막을 선택적으로 제거하여 캐패시터 하부전극을 형성하는 단계; 상기 캐패시터 하부전극 및 확산방지막상에 제2절연막을 형성하고, 상기 제2절연막을 선택적으로 제거하여 제2비아를 형성하는 단계; 및 상기 제2비아를 도전층으로 매립하여 캐패시터 상부전극을 형성하는 것을 특징으로 한다.
본 발명에 의하면, 캐패시터 상부전극층 형성 공정을 제거하고 비아를 직접 상부전극으로 활용할 수 있게 된다.
이하, 본 발명에 따른 반도체 소자의 MIM 캐패시터 형성방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 6 내지 도 11은 본 발명의 실시예1에 따른 반도체 소자의 MIM 캐패시터 형성방법을 도시한 공정별 단면도이고, 도 12 내지 도 16은 본 발명의 실시예2에 따른 반도체 소자의 MIM 캐패시터 형성방법을 도시한 공정별 단면도이다.
본 발명의 실시예1에 따른 반도체 소자의 MIM 캐패시터 형성방법은, 도 6에 도시된 바와 같이, 하부 금속 배선(100)이 노출되도록 제1절연막(150)에 제1비아(200)를 형성하고, 상기 제1절연막(150) 표면에 TiN, TaN, Ta 등을 증착하여 제1배리어막(250)을 형성한다.
이어서, 도 7에 도시된 바와 같이, 상기 제1배리어막(250)이 형성된 제1절연막(150) 상에 구리 등을 증착하여 금속층(300)을 형성한 후 CMP 공정을 진행하여 평탄화 한다.
다음으로, 도 8에 도시된 바와 같이, 상기 금속층(300)상에 Si3N4또는 SiC를 증착하여 캐패시터 유전막층(350)을 형성한다.
그런다음, 도 9에 도시된 바와 같이, 상기 캐패시터 유전막층(350)상에 제2절연막(400)을 형성한 후, 상기 제2절연막(400)을 선택적으로 제거하여 제2비아(450)(500)를 형성한다. 이때, 캐패시터가 형성될 부위의 비아(45) 크기는 단위면적당 캐패시턴스를 충분히 확보할 수 있는 크기로 개방(Open)시키고, 나머지 비아(500)는 비아 디자인 룰(Via Design Rule)에 따른다.
이어서, 도 10에 도시된 바와 같이, 상기 제2절연막(400)중 캐패시터가 형성되는 부분은 PR(600)을 통해 마스킹하고 상기 금속층(300)상의 캐패시터 유전막층(350) 일부를 제거한다.
다음으로, 도 11에 도시된 바와 같이, PR(600)을 제거하고 상기 제2비아(450)(500)에 상부전극(900)을 형성한다. 이때, 상기 상부전극(900)은 배리어메탈(700)과 전극층(800)의 적층구조, 예를 들어 TaN/Cu, TiN/Cu, Ta/Cu 또는 Ti/Cu 적층구조로 형성한다.
본 발명의 실시예2에 따른 반도체 소자의 MIM 캐패시터 형성방법은, 도 12에 도시된 바와 같이, 하부 금속 배선(100)이 노출되도록 제1절연막(150)에 제1비아(200)를 형성하고, 상기 제1절연막(150) 표면에 TiN, TaN, Ta 등을 증착하여 제1배리어막(250)을 형성한다.
이어서, 상기 제1배리어막(250)이 형성된 제1절연막(150) 상에 구리 등을 증착하여 금속층(300)을 형성한 후 CMP 공정을 진행하여 평탄화 다음, 상기 금속층(300)상에 Si3N4또는 SiC를 증착하여 상기 금속층(300)을 이루는 구리 등의 확산을 억제하는 확산방지막(350)을 형성한다.
다음으로, 도 13에 도시된 바와 같이, 상기 확산방지막(350)을 선택적으로 제거하여 캐패시터가 형성될 지역을 확보한다.
이어서, 도 14에 도시된 바와 같이, 상기 선택적으로 제거된 확산방지막(350a)상에 제2배리어막(400)을 형성한 다음, 상기 제2배리어막(400)상에 고유전율 물질층(450)을 형성한다. 상기 고유전율 물질층(450)은 Ta2O5또는 Hf2O5와 같은 고유전율 물질을 약 10Å~1,000Å 두께로 형성한다.
한편, 상기 고유전율 물질층(450)을 형성하는 단계 이후에 산소 플라즈마, 오존 어닐링, NH3플라즈마 처리와 같은 증착 후처리 공정을 진행할 수 있다.
다음으로, 도 15에 도시된 바와 같이, 상기 고유전율 물질층(450)과 제2배리어막(400)을 선택적으로 제거하여 캐패시터 하부전극(450a) 형성한다.
이후, 도 16에 도시된 바와 같이, 상기 캐패시터 하부전극(450a) 및 확산방지막(350a)상에 제2절연막(500)을 형성하고, 상기 제2절연막(500)을 선택적으로 제거하여 제2비아(550)를 형성한다.
계속하여, 상기 제2비아(550)를 배리어메탈과 구리와 같은 도전층으로 매립하여 캐패시터 상부전극(600)을 형성한다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 MIM 캐패시터 형성방법에 의하면, 캐패시터 상부전극층 형성 공정을 제거하고 비아를 직접 상부전극으로 활용함으로써 공정을 단순화시킬 수 있고, 접촉 저항 감소로 캐패시턴스 특성을 향상시킬 수 있는 효과가 있다.

Claims (9)

  1. 하부 금속 배선이 노출되도록 제1절연막에 제1비아를 형성하는 단계;
    상기 비아를 포함한 제1절연막 표면에 제1배리어막을 형성하는 단계;
    상기 제1배리어막이 형성된 제1절연막상에 금속층을 형성하는 단계;
    상기 금속층상에 캐패시터 유전막층을 형성하는 단계;
    상기 캐패시터 유전막층상에 제2절연막을 형성하는 단계;
    상기 제2절연막을 선택적으로 제거하여 제2비아를 형성하는 단계;
    상기 제2절연막중 캐패시터 형성부분은 마스킹하고 상기 금속층상의 캐패시터 유전막층 일부를 제거하는 단계; 및
    상기 제2비아에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  2. 제1항에 있어서,
    상기 금속층은 구리로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  3. 제1항에 있어서,
    상기 상부전극은 TaN/Cu, TiN/Cu, Ta/Cu 및 Ti/Cu 적층구조 중에서 어느 하나의 구조로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  4. 제1항에 있어서,
    상기 캐패시터 유전막은 Si3N4와 SiC 중에서 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  5. 하부 금속 배선이 노출되도록 제1절연막에 제1비아를 형성하는 단계;
    상기 비아를 포함한 제1절연막 표면에 제1배리어막을 형성하는 단계;
    상기 제1배리어막이 형성된 제1절연막상에 금속층을 형성하는 단계;
    상기 금속층상에 확산방지막을 형성하는 단계;
    상기 확산방지막을 선택적으로 제거하는 단계;
    상기 선택적으로 제거된 확산방지막상에 제2배리어막을 형성한 다음, 상기 제2배리어막상에 고유전율 물질층을 형성하는 단계;
    상기 고유전율 물질층과 제2배리어막을 선택적으로 제거하여 캐패시터 하부전극을 형성하는 단계;
    상기 캐패시터 하부전극 및 확산방지막상에 제2절연막을 형성하고, 상기 제2절연막을 선택적으로 제거하여 제2비아를 형성하는 단계; 및
    상기 제2비아를 도전층으로 매립하여 캐패시터 상부전극을 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  6. 제5항에 있어서,
    상기 고유전율 물질층은 Ta2O5와 Hf2O5중에서 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  7. 제5항에 있어서,
    상기 고유전율 물질층은 10Å~1,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  8. 제5항에 있어서,
    상기 고유전율 물질층을 형성하는 단계 이후에 후처리 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
  9. 제8항에 있어서,
    상기 후처리는 산소 플라즈마, 오존 어닐링, NH3플라즈마 처리중에서 어느 하나인 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
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* Cited by examiner, † Cited by third party
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