KR101097988B1 - 엠아이엠 캐패시터 어레이 제조 방법 - Google Patents

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Abstract

본 발명은 엠아이엠 캐패시터 어레이 제조 방법에 관한 것으로써, 특히, RF(Radio Frequency)/MS(Mixed Signal) 소자에 적용되어 엠아이엠 캐패시터의 단위면적 대비 캐패시턴스 값을 향상시켜 전체적인 면적을 감소시킬 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 상부전극의 상부에 절연막을 증착하고, 절연막의 상부에 상부전극과 동일한 재질의 금속 배선층을 형성한 이후, 절연막과 금속 배선층을 평탄화하여 제거함으로써 상부전극의 배치 간격 사이에 형성된 절연막을 이용하여 추가적인 상부전극을 형성할 수 있도록 한다.

Description

엠아이엠 캐패시터 어레이 제조 방법{Method for manufacturing MIM capacitor array}
도 1은 종래의 엠아이엠 캐패시터 어레이 제조 방법을 설명하기 위한 단면도.
도 2a 내지 도 2g는 본 발명에 따른 엠아이엠 캐패시터 어레이 제조 방법을 설명하기 위한 단면도.
본 발명은 엠아이엠 캐패시터 어레이 제조 방법에 관한 것으로써, 특히, RF(Radio Frequency)/MS(Mixed Signal) 소자에 적용되어 엠아이엠 캐패시터의 전체적인 면적을 감소시킬 수 있도록 하는 기술이다.
일반적으로 캐패시터는 전하를 저장하고 반도체 소자의 동작에 필요한 전하를 공급하는 부분이다. 반도체 소자가 고집적화 되어짐에 따라 단위 셀의 크기는 작아지게 되고 소자의 동작에 필요한 정전용량(Capacitance)은 증가하고 있는 추세이다.
특히, 높은 정밀도를 요구하는 씨모스 아이씨 로직 소자(CMOS IC Logic device)에 적용되는 아날로그 캐패시터(Analog capacitor)는 어드벤스드 아날로그 모스 기술(Advanced Analog MOS Technology), 특히 A/D 컨버터나 스위칭 캐패시터 필터 분야의 핵심 요소이다.
이러한 아날로그 캐패시터의 구조로는 피아이피(PIP;Polysilicon-Insulator-Polysilicon), 피아이엠(PIM;Polysilicon-Insulator-Metal), 엠아이피(MIP;Metal-Insulator-Polysilicon) 및 엠아이엠(MIM;Metal-Insulator-Metal) 등 다양한 구조들이 이용되어 왔다.
이 중에서, 엠아이엠 구조의 캐패시터는 직렬 저항(Series resistance)이 낮아 높은 Q(Quality Factor) 값을 갖는 캐패시터를 구현할 수 있고, 낮은 써멀 버짓(Thermal Budget) 및 낮은 전원전압(Vcc), 작은 기생성분을 갖는 잇점 때문에 아날로그 캐패시터의 대표적 구조로 이용되고 있다.
또한, 엠아이엠 캐패시터는 반도체 회로에서 RF(Radio Frequency)회로, 아날로그 IC, 하이파워 MPU에서의 디커플링 캐패시터, 디램 셀 등으로 다양하게 응용되고 있다.
도 1은 이러한 종래의 0.18㎛ 기술의 엠아이엠 캐패시터 어레이에 관한 단면도이다.
종래의 엠아이엠 캐패시터 어레이는 제 1배선층(1), 하부전극(2) 및 유전체막(3)이 차례로 증착된다. 그리고, 유전체막(3)을 동시에 사용하는 복수개의 상부전극(5)이 상술된 유전체막(3)의 상부에 일정간격으로 배치되어 병렬 연결된다. 하부전극(2)은 다른 배선들과 전기적으로 연결된다.
또한, 복수개의 상부전극(5)은 비아콘택플러그(5)를 통해 제 2배선층(7)과 연결된다. 그리고, 반도체 기판의 전면에는 IMD(Inter Metal Dielectric)막(6)이 형성된다.
하지만, 종래의 이러한 엠아이엠 캐패시터 어레이는 상부전극(4)이 일정 간격으로 배치되기 때문에 면적을 많이 차지하게 되는 문제점이 있다.
예를 들어, 10×10×4의 크기를 갖는 어레이의 경우, 10×10의 크기를 갖는 엠아이엠 캐패시터를 일정 간격을 두고 배치해야 하기 때문에 실제 캐패시터를 어레이로 형성하기 위한 면적은 더 커지게 된다. 즉, 실제적인 엠아이엠 캐패시터가 차지하는 면적 대비 캐패시턴스가 작아지게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 엠아이엠 캐패시터의 상부전극 사이의 간격에 추가적인 캐패시터를 형성시켜 단위 면적에 대비한 캐패시턴스의 값을 향상시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 엠아이엠 캐패시터 어레이 제조 방법은, 제 1배선층의 상부에 하부전극과 유전체막을 차례로 증착하고, 유전체막의 상부에서 일정 간격을 가지고 배치되는 복수개의 상부전극을 증착하는 단계; 복수개의 상부전극의 상부와 복수개의 상부전극 사이에 절연막을 증착하는 단계; 절연막의 상부에 복수개의 상부전극과 동일한 재질의 금속배선을 증착하는 단계; 금속배선을 평탄화시켜 제거한 이후에 복수개의 상부전극 상부 표면에 증착된 상기 절 연막을 평탄화시켜 제거하는 단계; 복수개의 상부전극의 상부와, 복수개의 상부전극 배치 간격 사이에 형성된 절연막의 상부에 각각 복수개의 비아콘택플러그를 형성하는 단계; 및 복수개의 비아콘택플러그의 상부에 제 2배선층을 증착하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2g는 본 발명에 따른 엠아이엠 캐패시터 어레이 제조 방법을 설명하기 위한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 제 1배선층(10)의 상부에 하부전극(11)과 유전체막(12)을 차례로 증착한다. 그리고, 도 2b에 도시된 바와 같이, 유전체막(12)을 동시에 사용하는 복수개의 상부전극(13)이 패터닝을 통해 상술된 유전체막(12)의 상부에 일정간격으로 배치되어 병렬 연결된다.
여기서, 제 1배선층(10)은 알루미늄(Al)으로 이루어짐이 바람직하다. 그리고, 하부전극(11)과 상부전극(13)은 TiN/Ti, Ti, TaN, Ta, W 중 어느 하나로 이루어지며, 본 발명에서는 TiN/Ti로 이루어지는 것을 그 실시예로 설명한다. 또한, 유전체막(12)은 SiN, SiON, SiC, Ta205, Hf02, Zr02, Y203, Al203, BST 중 어느 하나로 이루어짐이 바람직하다.
또한, 상술된 유전체막은 0~1000Å의 두께를 가지며, 상부전극(13)은 0~3000Å의 두께를 갖는다.
이후에, 도 2c에 도시된 바와 같이, 패터닝이 끝난 상부전극(13)의 상부에 절연막(14)을 증착한다. 이때, 절연막(14)의 증착시 단차가 발생하기 때문에 컨퍼멀리티(Conformality)가 매우 우수한 ALD(Atomic Layer Deposition), PE-ALD(Plasma Enhanced Atomic Layer Deposition), 또는 Pulsed MOCVD(Metal-Organic Chemical Vaporization Deposition) 공정을 이용하는 것이 바람직하다.
이러한 공정의 수행시 표면 반응 위주로 증착이 진행되기 때문에 상부전극(13)의 상부 바닥과 양측면에 증착되는 절연막(14)의 두께가 매우 균일하다.
이어서, 도 2d에 도시된 바와 같이, 상술된 절연막(14)의 상부에 상부전극(13)과 동일한 재질의 금속배선(15)을 CVD(Chemical Vaporization Deposition) 공정을 이용하여 증착한다. 여기서, 금속배선(15)의 증착시 퍼지드(Purged) CVD 또는 사이클릭(Cyclic) CVD 등의 방법을 이용해도 무방하다.
또한, 본 발명의 실시예에서 상부전극(13)은 TiN/Ti로 이루어지므로, 금속배선(15)도 상부전극(13)과 동일한 TiN/Ti로 이루어짐이 바람직하다. 이때, 금속배선(15)의 증착시 일정량 이상으로 증착하여 상부전극(13)의 배치 간격으로 인한 공간이 충분히 매워질 수 있도록 한다.
다음에, 도 2e에 도시된 바와 같이, 1차 화학적기계적연마(CMP;Chemical Mechanical Polishing) 공정을 통해 금속배선(15)을 평탄화시킨다. 그리고, 2차 화학적기계적연마 공정을 통해 상부전극(13) 상부에 증착된 절연막(14)을 평탄화시켜 제거한다.
이에 따라, 상부전극(13)의 배치 간격 사이에 형성된 절연막(14)을 이용하여 추가적인 상부전극(15a)을 형성할 수 있게 된다. 그리고, 각각의 상부전극(13)과 추가적인 상부전극(15a)은 절연막(14)을 통해 상호 분리된다.
이후에, 도 2f에 도시된 바와 같이, 각각의 상부전극(13,15a)의 상부에 비아콘택플러그(16)를 형성하고, 비아콘택플러그(16) 사이에 IMD(Inter Metal Dielectric)막(17)을 형성한다.
이어서, 도 2g에 도시된 바와 같이, 비아콘택플러그(16)의 상부에 제 2배선층(18)을 증착하여 상부전극(13,15a)과 제 2배선층(18)을 연결한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명은 RF(Radio Frequency)/MS(Mixed Signal) 소자에 적용되는 엠아이엠 캐패시터 어레이에서 전체적인 면적을 줄임과 동시에 단위 면적당 캐패시턴스의 값을 향상시킬 수 있도록 하는 효과를 제공한다.

Claims (6)

  1. 제 1배선층의 상부에 하부전극과 유전체막을 차례로 증착하고, 상기 유전체막의 상부에서 일정 간격을 가지고 배치되는 복수개의 상부전극을 증착하는 단계;
    상기 복수개의 상부전극의 상부와 상기 복수개의 상부전극 사이에 절연막을 증착하는 단계;
    상기 절연막의 상부에 상기 복수개의 상부전극과 동일한 재질의 금속배선을 증착하는 단계;
    상기 금속배선을 평탄화시켜 제거한 이후에 상기 복수개의 상부전극 상부 표면에 증착된 상기 절연막을 평탄화시켜 제거하는 단계;
    상기 복수개의 상부전극의 상부와, 상기 복수개의 상부전극 배치 간격 사이에 형성된 상기 절연막의 상부에 각각 복수개의 비아콘택플러그를 형성하는 단계; 및
    상기 복수개의 비아콘택플러그의 상부에 제 2배선층을 증착하는 단계를 포함하는 것을 특징으로 하는 엠아이엠 캐패시터 어레이 제조 방법.
  2. 제 1항에 있어서, 상기 하부전극과 상기 상부전극은 TiN/Ti, Ti, TaN, Ta, W 중 어느 하나로 이루어짐을 특징으로 하는 엠아이엠 캐패시터 어레이 제조 방법.
  3. 제 1항에 있어서, 상기 유전체막은 SiN, SiON, SiC, Ta205, Hf02, Zr02, Y203, Al203, BST 중 어느 하나로 이루어짐을 특징으로 하는 엠아이엠 캐패시터 어레이 제조 방법.
  4. 제 1항에 있어서, 상기 절연막의 증착 단계는 ALD, PE-ALD, 또는 MOCVD 중 어느 하나의 공정으로 이루어짐을 특징으로 하는 엠아이엠 캐패시터 어레이 제조 방법.
  5. 제 1항에 있어서, 상기 금속배선의 증착 단계는 CVD 공정으로 이루어짐을 특징으로 하는 엠아이엠 캐패시터 어레이 제조 방법.
  6. 제 1항에 있어서, 상기 금속배선과 상기 절연막의 제거 단계는 화학적기계적연마 공정으로 이루어짐을 특징으로 하는 엠아이엠 캐패시터 어레이 제조 방법.
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