KR19980034372A - 박막 커패시터 제조방법 - Google Patents

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Abstract

커패시터 하부전극 콘택홀 식각공정시 하부전극의 손상을 방지할 수 있는 박막 커패시터 제조방법이 개시되어 있다.
본 발명은 제 1 층간절연막이 형성된 반도체기판에 커패시터 하부전극을 형성하는 단계와, 상기 결과물에 제 2 층간절연막을 형성하는 단계와, 상기 커패시터 하부전극 상부 영역에 형성된 제 2 층간절연막을 선택적으로 제거하여 상기 커패시터 하부전극 단면적 보다 넓은 단면적을 갖는 윈도우를 형성하는 단계와, 상기 결과물의 표면에 커패시터용 유전막을 형성하는 단계와, 상기 결과물에 커패시터 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
따라서, 본 발명은 커패시터 유전막의 신뢰성을 확보할 수 있기 때문에 유전막의 두께를 감소시켜 박막 커패시터를 고속화, 대용량화할 수 있는 효과가 있다.

Description

박막 커패시터 제조방법
본 발명은 반도체 집적회로를 구성하는 박막 커패시터 제조방법에 관한 것으로서, 특히 하부전극 표면에 침적되는 유전막의 스텝커버리지를 향상시킬 수 있는 박막 커패시터 제조방법에 관한 것이다.
반도체 집적회로의 용도가 다양해짐에 따라 고속, 대용량의 커패시터가 요구되고 있는데, 커패시터의 고속화를 위해서는 커패시터 전극의 저항을 감소시켜 주파수 의존성을 작게 해야 하며 대용량화를 위해서는 커패시터 전극 사이에 내재하는 절연막의 두께를 감소시키거나 유전률이 높은 절연막을 사용하는 한편 커패시터 전극의 면적을 증가시켜야 한다.
반도체 집적회로에서 통상적으로 사용되는 커패시터 구조는 모스(MOS) 구조, PN 접합 구조, 폴리실리콘-절연체-폴리실리콘(PIP) 구조, 금속-절연체-금속(MIM) 구조 등이 사용되며, 이중에서 커패시터의 적어도 한쪽 전극으로 단결정실리콘이나 다결정실리콘막을 사용하는 모스(MOS) 구조, PN 접합 구조, 폴리실리콘-절연체-폴리실리콘(PIP) 구조 등은 전극의 저항을 감소시키는 것이 한계가 있기 때문에 커패시터의 고속화를 실현하기 어렵게 된다.
따라서, 고속, 대용량의 커패시터가 요구되는 반도체 집적회로에서는 주로 저저항의 커패시터 전극 구조를 쉽게 실현할 수 있는 금속-절연체-금속(MIM) 구조의 박막 커패시터 구조가 사용되는데, 특히 금속-절연체-금속 박막 커패시터 구조는 전압이나 온도에 따른 커패시턴스 변화율이 낮아 매우 양호한 전기적 특성을 나타내므로 정밀한 아날로그 반도체장치에 많이 적용된다.
한편, 반도체 제조공정에서는 반도체장치의 고집적화에 따라 다층배선공정이 진행되며 금속-절연체-금속 구조의 박막 커패시터 제조공정은 다층배선공정에 수반되어 함께 이루어지게 된다.
도 2 의 (a) 내지 (c) 는 다층배선공정에 수반하여 금속-절연체-금속 박막 커패시터 구조를 형성하는 종래의 방법을 나타내는 도면이다.
도 2 (a) 를 참조하면, 먼저 실리콘기판(10) 상에 CVD 방법으로 침적된 HTO, BPSG 등의 층간절연막(14) 위에 제 1 알루미늄배선공정을 실시하여 알루미늄막을 증착한 후 사진 및 식각공정으로 상기 알루미늄막을 선택적으로 제거하여 커패시터 하부전극(16)을 형성한다.
그 다음, 실리콘기판에 LTO, SOG 등의 금속층간절연막(18)을 침적한 후 사진공정을 실시하여 상기 커패시터 하부전극(16) 영역 상부에 도 2 (b)에 도시된 바와 같이 상기 커패시터 하부전극의 면적 보다 작은 크기의 포토레지스트 윈도우를 형성한 다음, 건식식각공정으로 상기 금속층간절연막(18)을 선택적으로 제거하여 커패시터 하부전극(16)에 이르는 콘택홀(20)을 형성하게 되는데, 도 2 (c) 에 도시된 바와 같이, 상기 건식식각공정에 의해 콘택홀(20) 에지 영역의 커패시터 하부전극(16) 표면이 손상된다.
상기한 바와 같이 커패시터 하부전극(16)이 손상된 상태에서 커패시터용 유전막(22)을 침적하게 되면, 도 2 (d) 에 도시된 바와 같이, 유전막의 침적 균일도가 나빠지거나 스텝커버리지가 불량하게 되어 제 2 알루미늄배선공정으로 커패시터 상부전극을 형성하게 될 때, 도 2 (e) 에 도시된 바와 같이, 커패시터 하부전극(16)과 커패시터 상부전극(24)이 단락되는 문제가 발생하여 박막 커패시터의 신뢰성을 확보하기 어렵게 된다.
한편, 종래 기술에 의하면, 콘택홀 에지 영역에서의 불량 문제를 해결하기 위해서는 커패시터 유전막의 두께를 1000Å 이상으로 침적하여야 하는데(일본 특개평 5-299582호에서는 1300Å 정도 두께의 산화막을 사용), 이러한 경우에는 유전막의 두께가 크게 증가하기 때문에 단위면적당 커패시터 용량이 크게 감소하여 반도체장치의 고집적화를 제한하는 요소가 되므로 종래의 박막 커패시터 제조방법은 고속, 대용량의 커패시터가 요구되는 반도체 집적회로 제조공정에 적용하기 어려운 문제점이 있었다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위한 것으로서, 하부전극 상부에 형성되는 유전막의 스텝커버리지를 향상시켜 유전막의 신뢰성을 확보할 수 있는 박막 커패시터 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 박막 트랜지스터 제조방법은 제 1 층간절연막이 형성된 반도체기판에 커패시터 하부전극을 형성하는 단계와, 상기 결과물에 제 2 층간절연막을 형성하는 단계와, 상기 커패시터 하부전극 상부 영역에 형성된 제 2 층간절연막을 선택적으로 제거하여 상기 커패시터 하부전극 단면적 보다 넓은 단면적을 갖는 윈도우를 형성하는 단계와, 상기 결과물의 표면에 커패시터용 유전막을 형성하는 단계와, 상기 결과물에 커패시터 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1 의 (a) 내지 (c) 는 본 발명의 박막 커패시터 제조방법의 일 실시예를 설명하기 위한 개략적인 도면.
도 2 의 (a) 내지 (e) 는 종래의 박막 커패시터 제조방법을 설명하기 위한 개략적인 도면.
도면의 주요 부분에 대한 부호 설명
10 : 실리콘기판12 : 필드산화막
14,18 : 층간절연막 16 : 커패시터 하부전극
20 : 콘택홀22 : 커패시터 유전막
24 : 커패시터 상부전극
이하, 본 발명의 구체적인 실시예를 나타내는 첨부된 도면을 참조하여 더욱 상세히 설명한다.
도 1 의 (a) 내지 (c) 는 본 발명의 박막 커패시터 제조방법의 일 실시예에 따라 금속-절연막-금속 구조를 갖는 박막 커패시터를 제조하는 공정순서를 나타내는 도면이다.
먼저, 도 1 (a) 를 참조하면, 실리콘기판(10)에 다종의 반도체소자를 형성하고 각각의 소자들을 전기적으로 절연시키기 위하여 예컨대 HTO, BPSG 등의 층간절연막(14)을 침적하고 상기 층간절연막(14)을 선택적으로 제거하여 상기 반도체소자에 접속하기 위한 콘택홀(도시되지 않음)을 형성한다. 이어서 반도체 집적회로를 구성하기 위한 제 1 알루미늄배선공정을 실시하여 제 1 알루미늄배선층(도시되지 않음)을 형성하는 동시에 소정의 전기용량을 가질 수 있도록 소정면적의 커패시터 하부전극(16)을 형성한 다음 상기 알루미늄층의 힐록(hillock) 현상을 방지하기 위하여 상기 제 1 알루미늄배선층과 상기 커패시터 하부전극(16)의 표면에 티타늄질화막(도시되지 않음)을 형성한다. 그 다음 실리콘기판에 LTO, PSG 등의 금속층간절연막(18)을 침적하고 평탄화공정을 실시한 후 사진 및 식각공정으로 상기 금속층간절연막(18)을 선택적으로 제거하여 상기 커패시터 하부전극(16)에 이르는 콘택홀(20)을 형성하게 되는데, 이때 콘택홀(20)은 상기 커패시터 하부전극(16) 영역 보다 넓게 형성하여 도 1 (a) 와 같은 구조를 갖도록 실시한다. 이때 상기 콘택홀(20)의 에지 영역은 상기 커패시터 하부전극(16) 바깥에 위치하게 되므로 식각공정에 의한 콘택홀(20) 에지 부분의 결함이 커패시터 하부전극(16)에 영향을 미치지 않게 된다.
그 다음, 실리콘기판 표면에 CVD 방법으로 실리콘산화막 또는 실리콘질화막 등의 커패시터용 유전막(22)을 약 500-1000Å 정도의 두께로 침적하게 되는데, 도 2 (b) 에 도시된 바와 같이, 상기 커패시터 하부전극(16) 상부에는 균일한 유전막(22)이 형성된다.
이어서, 실리콘기판에 사진 및 식각공정으로 상기 제 1 알루미늄배선층 상부 영역의 유전막(22)과 층간절연막(18)을 선택적으로 제거하여 제 1 알루미늄배선층에 이르는 비아 콘택홀(도시되지 않음)을 형성한 후 제 2 알루미늄배선공정을 실시하여 커패시터 상부전극(24)과 제 2 알루미늄배선층(도시되지 않음)을 형성하여 금속-절연막-금속 구조의 박막 커패시터 제조공정을 완료하게 되는데, 도 1 (c) 에 도시된 바와 같이, 상기 커패시터 하부전극(16) 영역 상의 상기 유전막(22)과 상기 커패시터 상부전극(24)은 스텝커버리지가 우수하기 때문에 커패시터 유전막의 신뢰성이 향상된다.
상기 제 2 알루미늄배선공정 전후에 보호금속막을 형성하는 공정이나 힐록 방지용 도전막을 형성하는 공정을 추가할 수 있음은 물론이다.
상기와 같이 이루어지는 본 발명의 박막 커패시터 제조방법에서는 커패시터 하부전극(16)이 상기 콘택홀(20)을 형성하는 식각공정에 의해 손상되지 않기 때문에 후속공정으로 형성되는 커패시터 유전막(22)과 커패시터 상부전극(24)이 안정적으로 형성될 수 있다.
따라서, 본 발명은 커패시터 유전막의 신뢰성을 확보할 수 있기 때문에 유전막의 두께를 감소시켜 박막 커패시터를 고속화, 대용량화할 수 있는 효과가 있다.

Claims (7)

  1. 제 1 층간절연막이 형성된 반도체기판에 커패시터 하부전극을 형성하는 단계와, 상기 결과물에 제 2 층간절연막을 형성하는 단계와, 상기 커패시터 하부전극 상부 영역에 형성된 제 2 층간절연막을 선택적으로 제거하여 상기 커패시터 하부전극 단면적 보다 넓은 단면적을 갖는 윈도우를 형성하는 단계와, 상기 결과물의 표면에 커패시터용 유전막을 형성하는 단계와, 상기 결과물에 커패시터 상부전극을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 박막 커패시터 제조방법.
  2. 제 1 항에 있어서, 상기 커패시터 하부전극 표면에 힐록 방지용 도전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 커패시터 제조방법.
  3. 제 2 항에 있어서, 상기 도전막은 티타늄질화막인 것을 특징으로 하는 박막 커패시터 제조방법.
  4. 제 1 항에 있어서, 상기 커패시터 하부전극 형성 단계는 알루미늄 또는 알루미늄 합금을 사용하여 이루어지는 것을 특징으로 하는 박막 커패시터 제조방법.
  5. 제 1 항에 있어서, 상기 커패시터 유전막은 CVD 방법으로 형성된 실리콘산화막 또는 실리콘질화막인 것을 특징으로 하는 박막 커패시터 제조방법.
  6. 제 1 항에 있어서, 상기 커패시터 상부전극 형성 단계는 알루미늄 또는 알루미늄 합금을 사용하여 이루어지는 것을 특징으로 하는 박막 커패시터 제조방법.
  7. 제 1 항에 있어서, 상기 커패시터 상부전극은 상기 커패시터 하부전극 보다 넓은 면적으로 커패시터 유전막에 접속되는 것을 특징으로 하는 박막 커패시터 제조방법.
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