JP5154744B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP5154744B2
JP5154744B2 JP2005205303A JP2005205303A JP5154744B2 JP 5154744 B2 JP5154744 B2 JP 5154744B2 JP 2005205303 A JP2005205303 A JP 2005205303A JP 2005205303 A JP2005205303 A JP 2005205303A JP 5154744 B2 JP5154744 B2 JP 5154744B2
Authority
JP
Japan
Prior art keywords
insulating film
conductive film
semiconductor device
wiring
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005205303A
Other languages
English (en)
Other versions
JP2007027303A (ja
Inventor
卓司 大沼
康隆 中柴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2005205303A priority Critical patent/JP5154744B2/ja
Priority to US11/483,533 priority patent/US7719085B2/en
Publication of JP2007027303A publication Critical patent/JP2007027303A/ja
Application granted granted Critical
Publication of JP5154744B2 publication Critical patent/JP5154744B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/924—Active solid-state devices, e.g. transistors, solid-state diodes with passive device, e.g. capacitor, or battery, as integral part of housing or housing element, e.g. cap
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/957—Making metal-insulator-metal device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置およびその製造方法に関する。
従来の半導体装置としては、例えば特許文献１ならびに非特許文献１〜３に記載されたものがある。これらの半導体装置は、何れも容量素子としてＭＩＭ（Metal Insulator Metal）キャパシタを備えている。また、これらの半導体装置においては、エッチングストッパ膜が容量絶縁膜としての機能を担っている。
図１１は、特許文献１に記載の半導体装置を示す断面図である。この半導体装置においては、半導体基板１０１上に、エッチングストッパ膜１０２を介して層間絶縁膜１０３が設けられている。層間絶縁膜１０３中には銅配線１０６Ａ，１０６Ｂが埋め込まれており、銅配線１０６Ｂが容量素子の下部電極としても機能している。すなわち、同一の層間絶縁膜１０３中に、通常の配線としての導電膜（銅配線１０６Ａ）と、配線および下部電極を兼ねる導電膜（銅配線１０６Ｂ）とが設けられている。
層間絶縁膜１０３上にはエッチングストッパ膜１０８を介して、層間絶縁膜１０９が形成されている。この層間絶縁膜１０９中には、銅配線１０６Ａに接続されるビア１１５と、上部電極１１６とが埋め込まれている。すなわち、エッチングストッパ膜１０８は、ビア１１５形成時のエッチングストッパとして機能するだけでなく、容量絶縁膜１１３としても機能する。このエッチングストッパ膜１０８のうち容量絶縁膜１１３として機能する部分、すなわち下部電極と上部電極とで挟まれた部分は、エッチングにより薄化されて、他の部分よりも薄くなっている。
また、非特許文献２，３に記載の半導体装置においては、容量絶縁膜として機能するエッチングストッパ膜の他に、上部電極上にもエッチングストッパ膜が設けられている。このエッチングストッパ膜は、上部電極に接続されるビアプラグ形成時のエッチングストッパとして用いられる。
特開２００３−３２４１５３号公報 Peter Zurcher et al., "Integration of Thin Film MIM Capacitors and Resistors into Copper Metallization based RF-CMOS and Bi-CMOS Technologies", Electron Device Meeting 2000, IEDM Technical Digest, International 10-13, Dec. 2000, p. 153-156 M. Armacost et al., "A High Reliability Metal Insulator Metal Capacitor for 0.18 μm Copper Technology", Electron Device Meeting 2000, IEDM Technical Digest, International 10-13, Dec. 2000, p. 157-160 C. H. Ng et al., "Characterization and comparison of Two-Insulator-Metal Capacitor Schemes in 0.13 μm Copper Dual Damascene Metallization Process for Mixed-Mode and RF Applications", Electron Device Meeting 2002, IEDM '02 Digest, International 8-11, Dec. 2002, p. 241-244
ところで、容量素子の容量値を大きくしたい場合には、容量絶縁膜をできるだけ薄く形成することが要求される。しかしながら、上述した従来の半導体装置のように容量絶縁膜がエッチングストッパ膜を兼ねる場合、エッチングストッパとしての機能と金属（銅配線の場合であれば銅）の拡散防止膜としての機能とを充分に果たすために、容量絶縁膜にはある程度の大きな膜厚が要求される。かかる相反する要求があるために、従来の半導体装置においては、大きな容量値を得ることが困難であった。
この点に関し、図１１の半導体装置においては、上述のとおり、エッチングストッパ膜１０８のうち容量絶縁膜１１３として機能する部分を選択的にエッチングすることにより薄化している。これにより、エッチングストッパ膜１０８のエッチングストッパとしての機能および拡散防止膜としての機能を損なうことなく、大きな容量値を得ることを可能としている。
しかしながら、エッチングにより薄化する方法では、容量絶縁膜の厚みを精度良く制御することが難しい。容量絶縁膜の厚みのばらつきは、容量素子の容量値のばらつきの原因となってしまう。
本発明による半導体装置は、配線と、上記配線と離間して設けられた第１の導電膜と、上記第１の導電膜上に設けられた第１の絶縁膜と、上記第１の絶縁膜を挟んで上記第１の導電膜に対向する位置に設けられ、上記第１の導電膜および上記第１の絶縁膜と共に容量素子を構成する第２の導電膜と、上記第２の導電膜および上記配線の双方を覆う第２の絶縁膜と、上記第２の絶縁膜を貫通して上記配線に接続された第１のビアプラグと、上記第２の絶縁膜を貫通して上記第２の導電膜に接続された第２のビアプラグと、を備えることを特徴とする。
この半導体装置においては、第１の導電膜、第１の絶縁膜および第２の導電膜によって、容量素子が構成される。すなわち、第１および第２の導電膜が容量素子の両電極として機能し、第１の絶縁膜が容量絶縁膜として機能する。ここで、第１の絶縁膜とは別に、第２の導電膜および配線の双方を覆うように第２の絶縁膜が設けられている。この第２の絶縁膜は、第１および第２のビアプラグに対するエッチングストッパとして機能するとともに、拡散防止膜としても機能することができる。これにより、この半導体装置においては、容量絶縁膜として機能する第１の絶縁膜に、エッチングストッパ機能や拡散防止機能を持たせる必要がないため、それらの機能に必要となる大きな膜厚が要求されない。このため、大きな容量値を得るのに適した構造の半導体装置が実現される。
さらに、かかる構造によれば、一旦形成した後にエッチングにより薄化する図１１の半導体装置とは異なり、第１の絶縁膜の成膜時に、その厚みを決定することができる。これにより、この半導体装置の製造においては、第１の絶縁膜の厚みを精度良く制御することができる。このため、ばらつきの小さな容量値を得るのに適した構造の半導体装置が実現される。
また、本発明による半導体装置の製造方法は、配線を形成する工程と、上記配線と離間させて第１の導電膜を形成する工程と、上記配線を形成する工程よりも後に、上記第１の導電膜上に第１の絶縁膜を形成する工程と、上記第１の絶縁膜上に、当該第１の絶縁膜を挟んで上記第１の導電膜に対向するように、上記第１の導電膜および上記第１の絶縁膜と共に容量素子を構成する第２の導電膜を形成する工程と、上記第２の導電膜および上記配線の双方を覆うように、第２の絶縁膜を形成する工程と、上記第２の絶縁膜をエッチングストッパとして、上記配線に接続されるように第１のビアプラグを形成する工程と、上記第２の絶縁膜をエッチングストッパとして、上記第２の導電膜に接続されるように第２のビアプラグを形成する工程と、を含むことを特徴とする。
この製造方法においては、第１の絶縁膜とは別に、第２の導電膜および配線の双方を覆うように第２の絶縁膜を形成している。この第２の絶縁膜は、第１および第２のビアプラグを形成する際のエッチングストッパとして機能させるとともに、製造後の半導体装置において拡散防止膜としても機能させることができる。これにより、容量絶縁膜として機能する第１の絶縁膜には、エッチングストッパ機能や拡散防止機能を持たせる必要がないため、それらの機能に必要となる大きな膜厚が要求されない。このため、かかる要求に拘束されることなく、第１の導電膜を形成する工程においては薄い第１の絶縁膜を形成することができる。
さらに、この製造方法においては、一旦形成した後にエッチングにより薄化する図１１の半導体装置とは異なり、第１の絶縁膜の成膜時に、その厚みを決定することができる。これにより、第１の絶縁膜の厚みを精度良く制御することができる。このため、ばらつきの小さな容量値を得ることができる。
本発明によれば、ばらつきが小さく且つ大きな容量値を得るのに適した構造の半導体装置およびその製造方法が実現される。
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１は、配線１２、導電膜１４（第１の導電膜）、絶縁膜２０（第１の絶縁膜）、導電膜３０（第２の導電膜）、絶縁膜４０（第２の絶縁膜）、ビアプラグ５２（第１のビアプラグ）、およびビアプラグ５４（第２のビアプラグ）を備えている。
半導体装置１において、導電膜１４、絶縁膜２０および導電膜３０は、ＭＩＭキャパシタ（容量素子）を構成している。具体的には、導電膜１４、絶縁膜２０および導電膜３０がそれぞれ下部電極、容量絶縁膜および上部電極として機能する。
配線１２および導電膜１４は、同一の層間絶縁膜１０（第１の層間絶縁膜）中に埋め込まれている。配線１２および導電膜１４は、ダマシン法により形成された銅配線である。層間絶縁膜１０とその下層（絶縁膜２０と反対側の層、図示せず）との間には、絶縁膜１６が設けられている。この絶縁膜１６は、配線１２および導電膜１４に対するエッチングストッパとして機能する。なお、当該下層には、例えば、コンタクトプラグまたはビアプラグが形成された層間絶縁膜が該当する。すなわち、半導体装置１において、層間絶縁膜１０は、最下層の配線層を構成する層間絶縁膜であってもよく、２層目以上の配線層を構成する層間絶縁膜であってもよい。
導電膜１４は、上記容量素子を構成するとともに、配線としても機能する。また、導電膜１４は、配線１２と離間して設けられている。
導電膜１４（層間絶縁膜１０）上には、絶縁膜２０が形成されている。絶縁膜２０は、配線１２および導電膜１４の双方を覆っている。絶縁膜２０の材料としては、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＣＮ、ＳｉＯＮ、ＴａＯ２またはＺｒＯ２が挙げられる。
絶縁膜２０上には、導電膜３０が形成されている。導電膜３０は、絶縁膜２０を挟んで、導電膜１４に対向する位置に設けられている。導電膜３０の材料としては、例えば、ＴｉＮ、Ｔｉ、Ｔａ、ＴｉＷ、ＡｌまたはＷが挙げられる。本実施形態において導電膜３０は、平面視で、導電膜１４よりも面積が小さく且つ導電膜１４に内包されている。
絶縁膜２０上には、絶縁膜４０も形成されている。絶縁膜４０は、導電膜３０および配線１２の双方を覆っている。本実施形態において絶縁膜４０は、絶縁膜２０を介して配線１２を覆う構成となっている。絶縁膜４０の材料としては、例えば、ＳｉＮ、ＳｉＣＮまたはＳｉＯＮが挙げられる。ただし、絶縁膜４０の材料には、後述する層間絶縁膜５０に対してエッチング選択性を有する材料が用いられる。
絶縁膜４０上には、層間絶縁膜５０（第２の層間絶縁膜）が形成されている。この層間絶縁膜５０中には、ビアプラグ５２，５４が埋め込まれている。ビアプラグ５２は、絶縁膜４０および絶縁膜２０を貫通して、配線１２に接続されている。また、ビアプラグ５４は、絶縁膜４０を貫通して、導電膜３０に接続されている。すなわち、上述の絶縁膜４０は、ビアプラグ５２，５４に対するエッチングストッパとして機能する。
層間絶縁膜５０上には、絶縁膜６０を介して、層間絶縁膜７０が形成されている。この層間絶縁膜７０中には、ビアプラグ５２，５４にそれぞれ接続された配線７２，７４が埋め込まれている。絶縁膜６０は、配線７２，７４に対するエッチングストッパとして機能する。なお、上述のビアプラグ５２，５４ならびに配線７２，７４は、何れも銅を材料としており、ダマシン法によって形成されたものである。
図２および図３を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置１の製造方法の一例を説明する。まず、絶縁膜１６および層間絶縁膜１０を順に形成した後、互いに離間させて配線１２および導電膜１４を形成する。本実施形態において、これらの配線１２および導電膜１４は、ダマシン法により、同時に形成される。続いて、導電膜１４（層間絶縁膜１０）上に、例えばＣＶＤ法により絶縁膜２０を成膜する（図２（ａ））。
次に、絶縁膜２０上に、例えばスパッタ法またはＣＶＤ法により、導電膜３０となる導電膜を成膜する。その後、当該導電膜の所定部分をレジストで覆った状態でエッチングすることにより、絶縁膜２０を挟んで導電膜１４に対向する位置に導電膜３０を形成する（図２（ｂ））。さらに、例えばＣＶＤ法により、導電膜３０が形成された絶縁膜２０の全面に絶縁膜４０を成膜する。これにより、導電膜３０および配線１２の双方を覆う絶縁膜４０が得られる（図２（ｃ））。
次に、絶縁膜４０上に、層間絶縁膜５０、絶縁膜６０および層間絶縁膜７０を順に形成する（図３（ａ））。その後、ダマシン法により、ビアプラグ５２，５４ならびに配線７２，７４を形成する。このとき、ビアプラグ５２，５４に対するエッチングストッパとして絶縁膜４０が用いられ、配線７２，７４に対するエッチングストッパとして絶縁膜６０が用いられる（図３（ｂ））。
本実施形態の効果を説明する。本実施形態においては、絶縁膜２０とは別に、導電膜３０および配線１２の双方を覆うように絶縁膜４０を設けている。この絶縁膜４０は、ビアプラグ５２，５４に対するエッチングストッパとして機能するとともに、拡散防止膜としても機能することができる。これにより、半導体装置１においては、容量絶縁膜として機能する絶縁膜２０に、エッチングストッパ機能や拡散防止機能を持たせる必要がないため、それらの機能に必要となる大きな膜厚が要求されない。このため、かかる要求に拘束されることなく、絶縁膜２０を形成する工程においては薄い絶縁膜２０を形成することができる。
さらに、かかる構造によれば、一旦形成した後にエッチングにより薄化する図１１の半導体装置とは異なり、絶縁膜２０の成膜時に、その厚みを決定することができる。これにより、絶縁膜２０を形成する工程においては、絶縁膜２０の厚みを精度良く制御することができる。このため、ばらつきの小さな容量値を得ることができる。このように、本実施形態によれば、ばらつきが小さく且つ大きな容量値を得るのに適した構造の半導体装置１およびその製造方法が実現されている。
導電膜１４は、配線１２と同一の層間絶縁膜中に設けられており、容量素子の下部電極としての機能と配線としての機能とを兼ねている。このように、層間絶縁膜中の配線の一部を下部電極として利用することにより、半導体装置１の製造工程を簡略化することができる。実際、上述した製造方法においては、配線１２を形成する工程と導電膜１４を形成する工程とは、同時に実行されている。これにより、これらの工程を別々に実行する場合に比して、製造工程が簡略化される。
また、層間絶縁膜中の配線の一部を下部電極（導電膜１４）として利用することにより、導電膜１４に接続するビアプラグを形成する必要がなくなる。このことも、半導体装置１の製造工程を簡略化させている要因の一つである。さらに、下部電極に接続するビアプラグが必要ないため、ビアプラグの深さは２種類（ビアプラグ５２およびビアプラグ５４）で足りる。このことは、ビアプラグの製造、ひいては半導体装置１の製造を容易にしている。
導電膜３０は、平面視で、導電膜１４よりも面積が小さく且つ導電膜１４に内包されている。これにより、導電膜１４の周縁部には絶縁膜４０が対向しないため、当該周縁部は、実質的に下部電極としては機能しないことになる。このため、導電膜１４の表面形状に凹凸が存在する場合であっても、その影響を回避することが可能である。特に、導電膜１４がダマシン法により形成される場合には、導電膜１４表面の周縁部に集中的に凹凸が発生することがある。このとき、その凹凸が集中している部分を下部電極として用いると、容量素子の信頼性、ひいては半導体装置１の信頼性の低下につながってしまう。
（第２実施形態）
図４は、本発明による半導体装置の第２実施形態を示す断面図である。半導体装置２は、配線１２、導電膜１４、絶縁膜２０、導電膜３０、絶縁膜４０、ビアプラグ５２、およびビアプラグ５４を備えている。導電膜３０以外の構成は、それぞれ半導体装置１におけるものと同様である。
半導体装置２において導電膜３０は、平面視で、導電膜１４よりも面積が大きく且つ導電膜１４を内包している。この点で、半導体装置２の導電膜３０は、半導体装置１の導電膜３０と相違している。
本実施形態においても、第１実施形態と同様の理由で、ばらつきが小さく且つ大きな容量値を得るのに適した構造の半導体装置２およびその製造方法が実現されている。さらに、導電膜１４の全体を下部電極として機能させることができるため、一層大きな容量値を得ることができる。
（第３実施形態）
図５は、本発明による半導体装置の第３実施形態を示す断面図である。半導体装置３は、配線１２、導電膜１４、絶縁膜２０、導電膜３０、絶縁膜４０、ビアプラグ５２、およびビアプラグ５４を備えている。絶縁膜２０以外の構成は、それぞれ半導体装置２におけるものと同様である。
半導体装置３において絶縁膜２０は、導電膜１４および配線１２のうち導電膜１４上にのみ設けられている。この点で、絶縁膜２０は、半導体装置１，２における絶縁膜２０と相違している。また、これに伴い、絶縁膜４０が配線１２を直接に覆う構成となっている。
図６および図７を参照しつつ、半導体装置３の製造方法の一例を説明する。まず、図２（ａ）の場合と同様にして、配線１２および導電膜１４を形成する。続いて、層間絶縁膜１０上に、例えばＣＶＤ法により絶縁膜２０となる絶縁膜２０ａを成膜する（図６（ａ））。
次に、絶縁膜２０ａ上に、例えばスパッタ法またはＣＶＤ法により、導電膜３０となる導電膜を成膜する。その後、当該導電膜の所定部分をレジストで覆った状態でエッチングする。このとき、当該導電膜と一緒に絶縁膜２０ａもエッチングする。これにより、絶縁膜２０および導電膜３０が形成される（図６（ｂ））。さらに、絶縁膜２０および導電膜３０が形成された層間絶縁膜１０の全面に絶縁膜４０を成膜する。これにより、導電膜３０および配線１２の双方を覆う絶縁膜４０が得られる（図６（ｃ））。
次に、絶縁膜４０上に、層間絶縁膜５０、絶縁膜６０および層間絶縁膜７０を順に形成する（図７（ａ））。その後、図３（ｂ）の場合と同様にして、ビアプラグ５２，５４ならびに配線７２，７４を形成する（図７（ｂ））。
本実施形態においても、第１実施形態と同様の理由で、ばらつきが小さく且つ大きな容量値を得るのに適した構造の半導体装置３およびその製造方法が実現されている。さらに、本実施形態によれば、絶縁膜２０を一層薄く形成することができる。すなわち、導電膜を選択的にエッチングして導電膜３０を形成する際に、レジストに覆われない部分の絶縁膜２０が導電膜と一緒に除去されてしまう程に、絶縁膜２０を薄く形成できる。これにより、一層大きな容量値を得ることができる。
なお、半導体装置３において導電膜３０は、半導体装置２と同様に、平面視で、導電膜１４よりも面積が大きく且つ導電膜１４を内包している。しかし、かかる構成は必須ではなく、導電膜３０は、半導体装置１と同様に、平面視で、導電膜１４よりも面積が小さく且つ導電膜１４に内包されていてもよい。
（第４実施形態）
図８は、本発明による半導体装置の第４実施形態を示す断面図である。半導体装置４は、配線１２、導電膜１５（第１の導電膜）、絶縁膜２０、導電膜３０、絶縁膜４０、ビアプラグ５２、およびビアプラグ５４を備えている。
導電膜１５は、絶縁膜１８を介して層間絶縁膜１０上に設けられている。導電膜１５の材料としては、例えば、ＴｉＮ、Ｔｉ、Ｔａ、ＴｉＷ、ＡｌまたはＷが挙げられる。また、絶縁膜１８の材料としては、例えば、ＳｉＮ、ＳｉＣＮまたはＳｉＯＮが挙げられる。本実施形態において導電膜１５は、容量素子の下部電極として機能する一方で、配線としては機能しない。
絶縁膜１８上には、導電膜１５を覆うように絶縁膜２０が形成されている。絶縁膜２０上には、導電膜３０が形成されている。導電膜３０は、絶縁膜２０を挟んで、導電膜１５の一部に対向している。絶縁膜２０上には、絶縁膜４０も形成されている。絶縁膜４０は、導電膜３０および配線１２の双方を覆っている。本実施形態において絶縁膜４０は、絶縁膜２０および絶縁膜１８を介して配線１２を覆う構成となっている。
絶縁膜４０上には、層間絶縁膜５０が形成されている。この層間絶縁膜５０中には、ビアプラグ５２，５４に加えて、ビアプラグ５６（第３のビアプラグ）が埋め込まれている。ビアプラグ５６は、絶縁膜４０および絶縁膜２０を貫通して、導電膜１５に接続されている。
層間絶縁膜５０上には、絶縁膜６０を介して、層間絶縁膜７０が形成されている。この層間絶縁膜７０中には、配線７２，７４に加えて、ビアプラグ５６に接続された配線７６が埋め込まれている。なお、上述のビアプラグ５６および配線７６は、何れも銅を材料としており、ダマシン法によって形成されたものである。
図９および図１０を参照しつつ、半導体装置４の製造方法の一例を説明する。まず、絶縁膜１６および層間絶縁膜１０を順に形成した後、ダマシン法によって配線１２を形成する。続いて、層間絶縁膜１０上に、例えばＣＶＤ法により絶縁膜１８を成膜する（図９（ａ））。
次に、絶縁膜１８上に、例えばスパッタ法またはＣＶＤ法により、導電膜１５となる導電膜を成膜する。その後、当該導電膜の所定部分をレジストで覆った状態でエッチングすることにより、導電膜１５を形成する（図９（ｂ））。さらに、例えばＣＶＤ法により、導電膜１５が形成された絶縁膜１８の全面に絶縁膜２０を成膜する（図９（ｃ））。
次に、絶縁膜２０上に、例えばスパッタ法またはＣＶＤ法により、導電膜３０となる導電膜を成膜する。その後、当該導電膜の所定部分をレジストで覆った状態でエッチングすることにより、絶縁膜２０を挟んで導電膜１５の一部に対向する位置に導電膜３０を形成する（図１０（ａ））。さらに、例えばＣＶＤ法により、導電膜３０が形成された絶縁膜２０の全面に絶縁膜４０を成膜する。これにより、導電膜３０および配線１２の双方を覆う絶縁膜４０が得られる（図１０（ｂ））。
次に、絶縁膜４０上に、層間絶縁膜５０、絶縁膜６０および層間絶縁膜７０を順に形成する（図１０（ｃ））。その後、ダマシン法により、ビアプラグ５２，５４，５６ならびに配線７２，７４，７６を形成する。このとき、ビアプラグ５２，５４，５６に対するエッチングストッパとして絶縁膜４０が用いられ、配線７２，７４，７６に対するエッチングストッパとして絶縁膜６０が用いられる。以上により、図８に示す半導体装置４が得られる。
本実施形態においても、第１実施形態と同様の理由で、ばらつきが小さく且つ大きな容量値を得るのに適した構造の半導体装置４およびその製造方法が実現されている。さらに、容量素子の下部電極としては、ダマシン法により形成された銅配線ではなく、層間絶縁膜１０上に成膜された導電膜１５が用いられている。これにより、銅配線の表面に凹凸が存在する場合であっても、その影響が容量素子に及ぶのを防ぐことができる。
本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては、導電膜１４および導電膜３０が平面視で、面積が相違し且つ一方が他方に内包される例を示した。しかし、導電膜１４および導電膜３０は、平面視で、互いに面積が等しく且つ一致していてもよい。ここで、平面視で一致するとは、基板面に平行な面に導電膜１４および導電膜３０を正射影したとき、それらの像が完全に重なり合うということである。
本発明による半導体装置の第１実施形態を示す断面図である。 （ａ）〜（ｃ）は、図１の半導体装置の製造方法の一例を示す工程図である。 （ａ）および（ｂ）は、図１の半導体装置の製造方法の一例を示す工程図である。 本発明による半導体装置の第２実施形態を示す断面図である。 本発明による半導体装置の第３実施形態を示す断面図である。 （ａ）〜（ｃ）は、図５の半導体装置の製造方法の一例を示す工程図である。 （ａ）および（ｂ）は、図５の半導体装置の製造方法の一例を示す工程図である。 本発明による半導体装置の第４実施形態を示す断面図である。 （ａ）〜（ｃ）は、図８の半導体装置の製造方法の一例を示す工程図である。 （ａ）〜（ｃ）は、図８の半導体装置の製造方法の一例を示す工程図である。 特許文献１に記載の半導体装置を示す断面図である。
符号の説明
１ 半導体装置
２ 半導体装置
３ 半導体装置
４ 半導体装置
１０ 層間絶縁膜
１２ 配線
１４ 導電膜
１５ 導電膜
１６ 絶縁膜
１８ 絶縁膜
２０ 絶縁膜
２０ａ 絶縁膜
３０ 導電膜
４０ 絶縁膜
５０ 層間絶縁膜
５２ ビアプラグ
５４ ビアプラグ
５６ ビアプラグ
６０ 絶縁膜
７０ 層間絶縁膜
７２，７４，７６ 配線

Claims (10)

  1. 第１の層間絶縁膜中に設けられた配線と、
    前記配線と離間して前記第１の層間絶縁膜中に設けられ、配線として機能する第１の導電膜と、
    前記配線上及び前記第１の導電膜上に、前記配線及び前記第１の導電膜と接するように設けられた第１の絶縁膜と、
    前記第１の絶縁膜を挟んで前記第１の導電膜に対向する位置に設けられ、前記第１の導電膜および前記第１の絶縁膜と共に容量素子を構成し、平面視で、前記第１の導電膜よりも面積が小さく且つ前記第１の導電膜に内包される第２の導電膜と、
    前記第２の導電膜および前記第１の絶縁膜の双方を覆う第２の絶縁膜と、
    第２の層間絶縁膜中に設けられ、前記第２の絶縁膜及び前記第１の絶縁膜を貫通して前記配線に接続された第１のビアプラグと、
    前記第２の層間絶縁膜中に設けられ、前記第２の絶縁膜を貫通して前記第２の導電膜に接続された第２のビアプラグと、
    を備え、
    前記配線及び前記第１の導電膜は銅配線であり、
    前記第２の絶縁膜は、拡散防止膜であることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１の導電膜は、前記第１の層間絶縁膜中に設けられており、前記容量素子を構成するとともに配線として機能する半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記第１の絶縁膜はＳｉＮ、ＳｉＣＮ、ＳｉＯＮ、ＴａＯ２またはＺｒＯ２から選ばれる材料からなる半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、
    前記第２の導電膜はＴｉＮ、Ｔｉ、Ｔａ、ＴｉＷ、ＡｌまたはＷから選ばれる材料からなる半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、
    前記第２の絶縁膜はＳｉＮ、ＳｉＣＮまたはＳｉＯＮから選ばれる材料からなる半導体装置。
  6. 第１の絶縁膜中に配線と、前記配線と離間する第１の導電膜を形成する工程と、
    前記配線を形成する工程よりも後に、前記配線上及び前記第１の導電膜上に、前記配線及び前記第１の導電膜と接するように第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に、当該第１の絶縁膜を挟んで前記第１の導電膜に対向するように、前記第１の導電膜および前記第１の絶縁膜と共に容量素子を構成し、かつ平面視で、前記第１の導電膜よりも面積が小さく且つ前記第１の導電膜に内包される第２の導電膜を形成する工程と、
    前記第２の導電膜および前記第１の絶縁膜の双方を覆うように、第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜をエッチングストッパとして、前記配線に接続されるように第１のビアプラグを形成する工程と、
    前記第２の絶縁膜をエッチングストッパとして、前記第２の導電膜に接続されるように第２のビアプラグを形成する工程と、
    を含み、
    前記配線及び前記第１の導電膜は銅配線であり、
    前記第２の絶縁膜は拡散防止膜であることを特徴とする半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記配線及び前記第１の導電膜を形成する工程においては、前記配線として銅配線をダマシン法によって形成する半導体装置の製造方法。
  8. 請求項６または７に記載の半導体装置の製造方法において、
    前記第１の絶縁膜はＳｉＮ、ＳｉＣＮ、ＳｉＯＮ、ＴａＯ２またはＺｒＯ２から選ばれる材料からなる半導体装置の製造方法。
  9. 請求項６乃至８のいずれか一項に記載の半導体装置の製造方法において、
    前記第２の導電膜はＴｉＮ、Ｔｉ、Ｔａ、ＴｉＷ、ＡｌまたはＷから選ばれる材料からなる半導体装置の製造方法。
  10. 請求項６乃至９のいずれか一項に記載の半導体装置の製造方法において、
    前記第２の絶縁膜はＳｉＮ、ＳｉＣＮまたはＳｉＯＮから選ばれる材料からなる半導体装置の製造方法。
JP2005205303A 2005-07-14 2005-07-14 半導体装置およびその製造方法 Expired - Fee Related JP5154744B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005205303A JP5154744B2 (ja) 2005-07-14 2005-07-14 半導体装置およびその製造方法
US11/483,533 US7719085B2 (en) 2005-07-14 2006-07-11 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005205303A JP5154744B2 (ja) 2005-07-14 2005-07-14 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2007027303A JP2007027303A (ja) 2007-02-01
JP5154744B2 true JP5154744B2 (ja) 2013-02-27

Family

ID=37660924

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005205303A Expired - Fee Related JP5154744B2 (ja) 2005-07-14 2005-07-14 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US7719085B2 (ja)
JP (1) JP5154744B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7494939B2 (en) 2004-08-31 2009-02-24 Micron Technology, Inc. Methods for forming a lanthanum-metal oxide dielectric layer
CN102299106B (zh) * 2010-06-25 2013-09-18 中芯国际集成电路制造(上海)有限公司 相变存储器存储单元的制作方法
CN102487120B (zh) * 2010-12-03 2014-03-12 中芯国际集成电路制造(北京)有限公司 相变存储器的形成方法
JP6283243B2 (ja) * 2014-03-27 2018-02-21 旭化成エレクトロニクス株式会社 キャパシタの製造方法及び半導体装置の製造方法
US10306433B1 (en) * 2017-05-01 2019-05-28 Sprint Communications Company L.P. Mobile phone differentiated user set-up

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01225147A (ja) * 1988-03-04 1989-09-08 Toshiba Corp 半導体装置とその製造方法
JPH03218063A (ja) * 1990-01-23 1991-09-25 Matsushita Electron Corp 半導体集積回路装置
JP2799028B2 (ja) * 1990-02-07 1998-09-17 株式会社東芝 キャパシタ―を備えた半導体装置
KR100236531B1 (ko) * 1996-11-06 2000-01-15 윤종용 박막 커패시터 제조방법
KR100324591B1 (ko) * 1998-12-24 2002-04-17 박종섭 티타늄 알루미늄 질소 합금막을 상부전극의 확산방지막으로서 이용하는 캐패시터 제조 방법
JP2002009248A (ja) * 2000-06-26 2002-01-11 Oki Electric Ind Co Ltd キャパシタおよびその製造方法
US6958572B2 (en) * 2002-02-06 2005-10-25 Ut-Battelle Llc Controlled non-normal alignment of catalytically grown nanostructures in a large-scale synthesis process
JP3590034B2 (ja) * 2002-04-26 2004-11-17 Ｎｅｃエレクトロニクス株式会社 半導体容量素子及びその製造方法
US6746914B2 (en) * 2002-05-07 2004-06-08 Chartered Semiconductor Manufacturing Ltd. Metal sandwich structure for MIM capacitor onto dual damascene
KR100505658B1 (ko) * 2002-12-11 2005-08-03 삼성전자주식회사 ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자
KR100505682B1 (ko) * 2003-04-03 2005-08-03 삼성전자주식회사 금속-절연체-금속 커패시터를 포함하는 이중 다마신 배선구조 및 그 제조방법
DE10344389A1 (de) * 2003-09-25 2005-05-19 Infineon Technologies Ag Verfahren zur Herstellung einer multifunktionellen Dielektrikumschicht auf einem Substrat
US6876028B1 (en) * 2003-09-30 2005-04-05 International Business Machines Corporation Metal-insulator-metal capacitor and method of fabrication
US7169665B2 (en) * 2004-05-04 2007-01-30 Tawian Semiconductor Manufacturing Company, Ltd. Capacitance process by using passivation film scheme
KR100564626B1 (ko) * 2004-05-28 2006-03-28 삼성전자주식회사 대용량 mim 캐패시터 및 그 제조방법
KR100755365B1 (ko) * 2005-02-15 2007-09-04 삼성전자주식회사 엠. 아이. 엠 커패시터들 및 그 형성방법들
US20070080426A1 (en) * 2005-10-11 2007-04-12 Texas Instruments Incorporated Single lithography-step planar metal-insulator-metal capacitor and resistor
US7585722B2 (en) * 2006-01-10 2009-09-08 International Business Machines Corporation Integrated circuit comb capacitor
JP2007207878A (ja) * 2006-01-31 2007-08-16 Nec Electronics Corp 半導体装置

Also Published As

Publication number Publication date
JP2007027303A (ja) 2007-02-01
US20070013028A1 (en) 2007-01-18
US7719085B2 (en) 2010-05-18

Similar Documents

Publication Publication Date Title
KR100671111B1 (ko) 반도체장치 및 그 제조방법
US7301218B2 (en) Parallel capacitor of semiconductor device
JP4037711B2 (ja) 層間絶縁膜内に形成されたキャパシタを有する半導体装置
KR970054169A (ko) 반도체 메모리 디바이스 및 그 제조 방법
JP2005142531A (ja) Ｍｉｍ構造抵抗体を搭載した半導体装置
JP2009277719A (ja) 半導体装置及びその製造方法
KR20010019262A (ko) 반도체 집적회로의 커패시터 제조방법
JP5154744B2 (ja) 半導体装置およびその製造方法
KR100843143B1 (ko) 반도체 소자 및 이의 제조 방법
KR101380309B1 (ko) 커패시터 및 그 형성 방법
JP2004241762A (ja) 半導体装置
JP4573784B2 (ja) 半導体装置の製造方法
JP4118202B2 (ja) 半導体装置及びその製造方法
US11264322B2 (en) Semiconductor structure and manufacturing method thereof
JP5165868B2 (ja) 誘電膜上のパッシベーション膜と共に金属−絶縁体−金属キャパシタ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌｍｉｍｃａｐａｃｉｔｏｒｓ）を形成する方法
JP2007214284A (ja) 半導体装置
JP2001298154A (ja) 半導体装置およびその製造方法
KR20000035524A (ko) 반도체장치 및 그 제조방법
JP2009170637A (ja) 半導体記憶装置の製造方法および半導体記憶装置
JP6722513B2 (ja) 半導体装置の製造方法、及び半導体装置
KR100539242B1 (ko) 커패시턴스 증대시키기 위한 디램과 아날로그 소자를포함하는 시스템 온 칩 및 그 제조방법
JPH11176932A (ja) 半導体集積回路装置及びその製造方法
JP2004235246A (ja) 半導体装置およびその配線接続構造
JP2021197526A (ja) 半導体装置及び半導体装置の製造方法
JP2008034559A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080613

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110705

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120605

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120730

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121206

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151214

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5154744

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees