JP5154744B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関する。
従来の半導体装置としては、例えば特許文献1ならびに非特許文献1〜3に記載されたものがある。これらの半導体装置は、何れも容量素子としてMIM(Metal Insulator Metal)キャパシタを備えている。また、これらの半導体装置においては、エッチングストッパ膜が容量絶縁膜としての機能を担っている。
図11は、特許文献1に記載の半導体装置を示す断面図である。この半導体装置においては、半導体基板101上に、エッチングストッパ膜102を介して層間絶縁膜103が設けられている。層間絶縁膜103中には銅配線106A,106Bが埋め込まれており、銅配線106Bが容量素子の下部電極としても機能している。すなわち、同一の層間絶縁膜103中に、通常の配線としての導電膜(銅配線106A)と、配線および下部電極を兼ねる導電膜(銅配線106B)とが設けられている。
層間絶縁膜103上にはエッチングストッパ膜108を介して、層間絶縁膜109が形成されている。この層間絶縁膜109中には、銅配線106Aに接続されるビア115と、上部電極116とが埋め込まれている。すなわち、エッチングストッパ膜108は、ビア115形成時のエッチングストッパとして機能するだけでなく、容量絶縁膜113としても機能する。このエッチングストッパ膜108のうち容量絶縁膜113として機能する部分、すなわち下部電極と上部電極とで挟まれた部分は、エッチングにより薄化されて、他の部分よりも薄くなっている。
また、非特許文献2,3に記載の半導体装置においては、容量絶縁膜として機能するエッチングストッパ膜の他に、上部電極上にもエッチングストッパ膜が設けられている。このエッチングストッパ膜は、上部電極に接続されるビアプラグ形成時のエッチングストッパとして用いられる。
特開2003−324153号公報 Peter Zurcher et al., "Integration of Thin Film MIM Capacitors and Resistors into Copper Metallization based RF-CMOS and Bi-CMOS Technologies", Electron Device Meeting 2000, IEDM Technical Digest, International 10-13, Dec. 2000, p. 153-156 M. Armacost et al., "A High Reliability Metal Insulator Metal Capacitor for 0.18 μm Copper Technology", Electron Device Meeting 2000, IEDM Technical Digest, International 10-13, Dec. 2000, p. 157-160 C. H. Ng et al., "Characterization and comparison of Two-Insulator-Metal Capacitor Schemes in 0.13 μm Copper Dual Damascene Metallization Process for Mixed-Mode and RF Applications", Electron Device Meeting 2002, IEDM '02 Digest, International 8-11, Dec. 2002, p. 241-244
ところで、容量素子の容量値を大きくしたい場合には、容量絶縁膜をできるだけ薄く形成することが要求される。しかしながら、上述した従来の半導体装置のように容量絶縁膜がエッチングストッパ膜を兼ねる場合、エッチングストッパとしての機能と金属(銅配線の場合であれば銅)の拡散防止膜としての機能とを充分に果たすために、容量絶縁膜にはある程度の大きな膜厚が要求される。かかる相反する要求があるために、従来の半導体装置においては、大きな容量値を得ることが困難であった。
この点に関し、図11の半導体装置においては、上述のとおり、エッチングストッパ膜108のうち容量絶縁膜113として機能する部分を選択的にエッチングすることにより薄化している。これにより、エッチングストッパ膜108のエッチングストッパとしての機能および拡散防止膜としての機能を損なうことなく、大きな容量値を得ることを可能としている。
しかしながら、エッチングにより薄化する方法では、容量絶縁膜の厚みを精度良く制御することが難しい。容量絶縁膜の厚みのばらつきは、容量素子の容量値のばらつきの原因となってしまう。
本発明による半導体装置は、配線と、上記配線と離間して設けられた第1の導電膜と、上記第1の導電膜上に設けられた第1の絶縁膜と、上記第1の絶縁膜を挟んで上記第1の導電膜に対向する位置に設けられ、上記第1の導電膜および上記第1の絶縁膜と共に容量素子を構成する第2の導電膜と、上記第2の導電膜および上記配線の双方を覆う第2の絶縁膜と、上記第2の絶縁膜を貫通して上記配線に接続された第1のビアプラグと、上記第2の絶縁膜を貫通して上記第2の導電膜に接続された第2のビアプラグと、を備えることを特徴とする。
この半導体装置においては、第1の導電膜、第1の絶縁膜および第2の導電膜によって、容量素子が構成される。すなわち、第1および第2の導電膜が容量素子の両電極として機能し、第1の絶縁膜が容量絶縁膜として機能する。ここで、第1の絶縁膜とは別に、第2の導電膜および配線の双方を覆うように第2の絶縁膜が設けられている。この第2の絶縁膜は、第1および第2のビアプラグに対するエッチングストッパとして機能するとともに、拡散防止膜としても機能することができる。これにより、この半導体装置においては、容量絶縁膜として機能する第1の絶縁膜に、エッチングストッパ機能や拡散防止機能を持たせる必要がないため、それらの機能に必要となる大きな膜厚が要求されない。このため、大きな容量値を得るのに適した構造の半導体装置が実現される。
さらに、かかる構造によれば、一旦形成した後にエッチングにより薄化する図11の半導体装置とは異なり、第1の絶縁膜の成膜時に、その厚みを決定することができる。これにより、この半導体装置の製造においては、第1の絶縁膜の厚みを精度良く制御することができる。このため、ばらつきの小さな容量値を得るのに適した構造の半導体装置が実現される。
また、本発明による半導体装置の製造方法は、配線を形成する工程と、上記配線と離間させて第1の導電膜を形成する工程と、上記配線を形成する工程よりも後に、上記第1の導電膜上に第1の絶縁膜を形成する工程と、上記第1の絶縁膜上に、当該第1の絶縁膜を挟んで上記第1の導電膜に対向するように、上記第1の導電膜および上記第1の絶縁膜と共に容量素子を構成する第2の導電膜を形成する工程と、上記第2の導電膜および上記配線の双方を覆うように、第2の絶縁膜を形成する工程と、上記第2の絶縁膜をエッチングストッパとして、上記配線に接続されるように第1のビアプラグを形成する工程と、上記第2の絶縁膜をエッチングストッパとして、上記第2の導電膜に接続されるように第2のビアプラグを形成する工程と、を含むことを特徴とする。
この製造方法においては、第1の絶縁膜とは別に、第2の導電膜および配線の双方を覆うように第2の絶縁膜を形成している。この第2の絶縁膜は、第1および第2のビアプラグを形成する際のエッチングストッパとして機能させるとともに、製造後の半導体装置において拡散防止膜としても機能させることができる。これにより、容量絶縁膜として機能する第1の絶縁膜には、エッチングストッパ機能や拡散防止機能を持たせる必要がないため、それらの機能に必要となる大きな膜厚が要求されない。このため、かかる要求に拘束されることなく、第1の導電膜を形成する工程においては薄い第1の絶縁膜を形成することができる。
さらに、この製造方法においては、一旦形成した後にエッチングにより薄化する図11の半導体装置とは異なり、第1の絶縁膜の成膜時に、その厚みを決定することができる。これにより、第1の絶縁膜の厚みを精度良く制御することができる。このため、ばらつきの小さな容量値を得ることができる。
本発明によれば、ばらつきが小さく且つ大きな容量値を得るのに適した構造の半導体装置およびその製造方法が実現される。
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
(第1実施形態)
図1は、本発明による半導体装置の第1実施形態を示す断面図である。半導体装置1は、配線12、導電膜14(第1の導電膜)、絶縁膜20(第1の絶縁膜)、導電膜30(第2の導電膜)、絶縁膜40(第2の絶縁膜)、ビアプラグ52(第1のビアプラグ)、およびビアプラグ54(第2のビアプラグ)を備えている。
半導体装置1において、導電膜14、絶縁膜20および導電膜30は、MIMキャパシタ(容量素子)を構成している。具体的には、導電膜14、絶縁膜20および導電膜30がそれぞれ下部電極、容量絶縁膜および上部電極として機能する。
配線12および導電膜14は、同一の層間絶縁膜10(第1の層間絶縁膜)中に埋め込まれている。配線12および導電膜14は、ダマシン法により形成された銅配線である。層間絶縁膜10とその下層(絶縁膜20と反対側の層、図示せず)との間には、絶縁膜16が設けられている。この絶縁膜16は、配線12および導電膜14に対するエッチングストッパとして機能する。なお、当該下層には、例えば、コンタクトプラグまたはビアプラグが形成された層間絶縁膜が該当する。すなわち、半導体装置1において、層間絶縁膜10は、最下層の配線層を構成する層間絶縁膜であってもよく、2層目以上の配線層を構成する層間絶縁膜であってもよい。
導電膜14は、上記容量素子を構成するとともに、配線としても機能する。また、導電膜14は、配線12と離間して設けられている。
導電膜14(層間絶縁膜10)上には、絶縁膜20が形成されている。絶縁膜20は、配線12および導電膜14の双方を覆っている。絶縁膜20の材料としては、例えば、SiO、SiN、SiCN、SiON、TaOまたはZrOが挙げられる。
絶縁膜20上には、導電膜30が形成されている。導電膜30は、絶縁膜20を挟んで、導電膜14に対向する位置に設けられている。導電膜30の材料としては、例えば、TiN、Ti、Ta、TiW、AlまたはWが挙げられる。本実施形態において導電膜30は、平面視で、導電膜14よりも面積が小さく且つ導電膜14に内包されている。
絶縁膜20上には、絶縁膜40も形成されている。絶縁膜40は、導電膜30および配線12の双方を覆っている。本実施形態において絶縁膜40は、絶縁膜20を介して配線12を覆う構成となっている。絶縁膜40の材料としては、例えば、SiN、SiCNまたはSiONが挙げられる。ただし、絶縁膜40の材料には、後述する層間絶縁膜50に対してエッチング選択性を有する材料が用いられる。
絶縁膜40上には、層間絶縁膜50(第2の層間絶縁膜)が形成されている。この層間絶縁膜50中には、ビアプラグ52,54が埋め込まれている。ビアプラグ52は、絶縁膜40および絶縁膜20を貫通して、配線12に接続されている。また、ビアプラグ54は、絶縁膜40を貫通して、導電膜30に接続されている。すなわち、上述の絶縁膜40は、ビアプラグ52,54に対するエッチングストッパとして機能する。
層間絶縁膜50上には、絶縁膜60を介して、層間絶縁膜70が形成されている。この層間絶縁膜70中には、ビアプラグ52,54にそれぞれ接続された配線72,74が埋め込まれている。絶縁膜60は、配線72,74に対するエッチングストッパとして機能する。なお、上述のビアプラグ52,54ならびに配線72,74は、何れも銅を材料としており、ダマシン法によって形成されたものである。
図2および図3を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置1の製造方法の一例を説明する。まず、絶縁膜16および層間絶縁膜10を順に形成した後、互いに離間させて配線12および導電膜14を形成する。本実施形態において、これらの配線12および導電膜14は、ダマシン法により、同時に形成される。続いて、導電膜14(層間絶縁膜10)上に、例えばCVD法により絶縁膜20を成膜する(図2(a))。
次に、絶縁膜20上に、例えばスパッタ法またはCVD法により、導電膜30となる導電膜を成膜する。その後、当該導電膜の所定部分をレジストで覆った状態でエッチングすることにより、絶縁膜20を挟んで導電膜14に対向する位置に導電膜30を形成する(図2(b))。さらに、例えばCVD法により、導電膜30が形成された絶縁膜20の全面に絶縁膜40を成膜する。これにより、導電膜30および配線12の双方を覆う絶縁膜40が得られる(図2(c))。
次に、絶縁膜40上に、層間絶縁膜50、絶縁膜60および層間絶縁膜70を順に形成する(図3(a))。その後、ダマシン法により、ビアプラグ52,54ならびに配線72,74を形成する。このとき、ビアプラグ52,54に対するエッチングストッパとして絶縁膜40が用いられ、配線72,74に対するエッチングストッパとして絶縁膜60が用いられる(図3(b))。
本実施形態の効果を説明する。本実施形態においては、絶縁膜20とは別に、導電膜30および配線12の双方を覆うように絶縁膜40を設けている。この絶縁膜40は、ビアプラグ52,54に対するエッチングストッパとして機能するとともに、拡散防止膜としても機能することができる。これにより、半導体装置1においては、容量絶縁膜として機能する絶縁膜20に、エッチングストッパ機能や拡散防止機能を持たせる必要がないため、それらの機能に必要となる大きな膜厚が要求されない。このため、かかる要求に拘束されることなく、絶縁膜20を形成する工程においては薄い絶縁膜20を形成することができる。
さらに、かかる構造によれば、一旦形成した後にエッチングにより薄化する図11の半導体装置とは異なり、絶縁膜20の成膜時に、その厚みを決定することができる。これにより、絶縁膜20を形成する工程においては、絶縁膜20の厚みを精度良く制御することができる。このため、ばらつきの小さな容量値を得ることができる。このように、本実施形態によれば、ばらつきが小さく且つ大きな容量値を得るのに適した構造の半導体装置1およびその製造方法が実現されている。
導電膜14は、配線12と同一の層間絶縁膜中に設けられており、容量素子の下部電極としての機能と配線としての機能とを兼ねている。このように、層間絶縁膜中の配線の一部を下部電極として利用することにより、半導体装置1の製造工程を簡略化することができる。実際、上述した製造方法においては、配線12を形成する工程と導電膜14を形成する工程とは、同時に実行されている。これにより、これらの工程を別々に実行する場合に比して、製造工程が簡略化される。
また、層間絶縁膜中の配線の一部を下部電極(導電膜14)として利用することにより、導電膜14に接続するビアプラグを形成する必要がなくなる。このことも、半導体装置1の製造工程を簡略化させている要因の一つである。さらに、下部電極に接続するビアプラグが必要ないため、ビアプラグの深さは2種類(ビアプラグ52およびビアプラグ54)で足りる。このことは、ビアプラグの製造、ひいては半導体装置1の製造を容易にしている。
導電膜30は、平面視で、導電膜14よりも面積が小さく且つ導電膜14に内包されている。これにより、導電膜14の周縁部には絶縁膜40が対向しないため、当該周縁部は、実質的に下部電極としては機能しないことになる。このため、導電膜14の表面形状に凹凸が存在する場合であっても、その影響を回避することが可能である。特に、導電膜14がダマシン法により形成される場合には、導電膜14表面の周縁部に集中的に凹凸が発生することがある。このとき、その凹凸が集中している部分を下部電極として用いると、容量素子の信頼性、ひいては半導体装置1の信頼性の低下につながってしまう。
(第2実施形態)
図4は、本発明による半導体装置の第2実施形態を示す断面図である。半導体装置2は、配線12、導電膜14、絶縁膜20、導電膜30、絶縁膜40、ビアプラグ52、およびビアプラグ54を備えている。導電膜30以外の構成は、それぞれ半導体装置1におけるものと同様である。
半導体装置2において導電膜30は、平面視で、導電膜14よりも面積が大きく且つ導電膜14を内包している。この点で、半導体装置2の導電膜30は、半導体装置1の導電膜30と相違している。
本実施形態においても、第1実施形態と同様の理由で、ばらつきが小さく且つ大きな容量値を得るのに適した構造の半導体装置2およびその製造方法が実現されている。さらに、導電膜14の全体を下部電極として機能させることができるため、一層大きな容量値を得ることができる。
(第3実施形態)
図5は、本発明による半導体装置の第3実施形態を示す断面図である。半導体装置3は、配線12、導電膜14、絶縁膜20、導電膜30、絶縁膜40、ビアプラグ52、およびビアプラグ54を備えている。絶縁膜20以外の構成は、それぞれ半導体装置2におけるものと同様である。
半導体装置3において絶縁膜20は、導電膜14および配線12のうち導電膜14上にのみ設けられている。この点で、絶縁膜20は、半導体装置1,2における絶縁膜20と相違している。また、これに伴い、絶縁膜40が配線12を直接に覆う構成となっている。
図6および図7を参照しつつ、半導体装置3の製造方法の一例を説明する。まず、図2(a)の場合と同様にして、配線12および導電膜14を形成する。続いて、層間絶縁膜10上に、例えばCVD法により絶縁膜20となる絶縁膜20aを成膜する(図6(a))。
次に、絶縁膜20a上に、例えばスパッタ法またはCVD法により、導電膜30となる導電膜を成膜する。その後、当該導電膜の所定部分をレジストで覆った状態でエッチングする。このとき、当該導電膜と一緒に絶縁膜20aもエッチングする。これにより、絶縁膜20および導電膜30が形成される(図6(b))。さらに、絶縁膜20および導電膜30が形成された層間絶縁膜10の全面に絶縁膜40を成膜する。これにより、導電膜30および配線12の双方を覆う絶縁膜40が得られる(図6(c))。
次に、絶縁膜40上に、層間絶縁膜50、絶縁膜60および層間絶縁膜70を順に形成する(図7(a))。その後、図3(b)の場合と同様にして、ビアプラグ52,54ならびに配線72,74を形成する(図7(b))。
本実施形態においても、第1実施形態と同様の理由で、ばらつきが小さく且つ大きな容量値を得るのに適した構造の半導体装置3およびその製造方法が実現されている。さらに、本実施形態によれば、絶縁膜20を一層薄く形成することができる。すなわち、導電膜を選択的にエッチングして導電膜30を形成する際に、レジストに覆われない部分の絶縁膜20が導電膜と一緒に除去されてしまう程に、絶縁膜20を薄く形成できる。これにより、一層大きな容量値を得ることができる。
なお、半導体装置3において導電膜30は、半導体装置2と同様に、平面視で、導電膜14よりも面積が大きく且つ導電膜14を内包している。しかし、かかる構成は必須ではなく、導電膜30は、半導体装置1と同様に、平面視で、導電膜14よりも面積が小さく且つ導電膜14に内包されていてもよい。
(第4実施形態)
図8は、本発明による半導体装置の第4実施形態を示す断面図である。半導体装置4は、配線12、導電膜15(第1の導電膜)、絶縁膜20、導電膜30、絶縁膜40、ビアプラグ52、およびビアプラグ54を備えている。
導電膜15は、絶縁膜18を介して層間絶縁膜10上に設けられている。導電膜15の材料としては、例えば、TiN、Ti、Ta、TiW、AlまたはWが挙げられる。また、絶縁膜18の材料としては、例えば、SiN、SiCNまたはSiONが挙げられる。本実施形態において導電膜15は、容量素子の下部電極として機能する一方で、配線としては機能しない。
絶縁膜18上には、導電膜15を覆うように絶縁膜20が形成されている。絶縁膜20上には、導電膜30が形成されている。導電膜30は、絶縁膜20を挟んで、導電膜15の一部に対向している。絶縁膜20上には、絶縁膜40も形成されている。絶縁膜40は、導電膜30および配線12の双方を覆っている。本実施形態において絶縁膜40は、絶縁膜20および絶縁膜18を介して配線12を覆う構成となっている。
絶縁膜40上には、層間絶縁膜50が形成されている。この層間絶縁膜50中には、ビアプラグ52,54に加えて、ビアプラグ56(第3のビアプラグ)が埋め込まれている。ビアプラグ56は、絶縁膜40および絶縁膜20を貫通して、導電膜15に接続されている。
層間絶縁膜50上には、絶縁膜60を介して、層間絶縁膜70が形成されている。この層間絶縁膜70中には、配線72,74に加えて、ビアプラグ56に接続された配線76が埋め込まれている。なお、上述のビアプラグ56および配線76は、何れも銅を材料としており、ダマシン法によって形成されたものである。
図9および図10を参照しつつ、半導体装置4の製造方法の一例を説明する。まず、絶縁膜16および層間絶縁膜10を順に形成した後、ダマシン法によって配線12を形成する。続いて、層間絶縁膜10上に、例えばCVD法により絶縁膜18を成膜する(図9(a))。
次に、絶縁膜18上に、例えばスパッタ法またはCVD法により、導電膜15となる導電膜を成膜する。その後、当該導電膜の所定部分をレジストで覆った状態でエッチングすることにより、導電膜15を形成する(図9(b))。さらに、例えばCVD法により、導電膜15が形成された絶縁膜18の全面に絶縁膜20を成膜する(図9(c))。
次に、絶縁膜20上に、例えばスパッタ法またはCVD法により、導電膜30となる導電膜を成膜する。その後、当該導電膜の所定部分をレジストで覆った状態でエッチングすることにより、絶縁膜20を挟んで導電膜15の一部に対向する位置に導電膜30を形成する(図10(a))。さらに、例えばCVD法により、導電膜30が形成された絶縁膜20の全面に絶縁膜40を成膜する。これにより、導電膜30および配線12の双方を覆う絶縁膜40が得られる(図10(b))。
次に、絶縁膜40上に、層間絶縁膜50、絶縁膜60および層間絶縁膜70を順に形成する(図10(c))。その後、ダマシン法により、ビアプラグ52,54,56ならびに配線72,74,76を形成する。このとき、ビアプラグ52,54,56に対するエッチングストッパとして絶縁膜40が用いられ、配線72,74,76に対するエッチングストッパとして絶縁膜60が用いられる。以上により、図8に示す半導体装置4が得られる。
本実施形態においても、第1実施形態と同様の理由で、ばらつきが小さく且つ大きな容量値を得るのに適した構造の半導体装置4およびその製造方法が実現されている。さらに、容量素子の下部電極としては、ダマシン法により形成された銅配線ではなく、層間絶縁膜10上に成膜された導電膜15が用いられている。これにより、銅配線の表面に凹凸が存在する場合であっても、その影響が容量素子に及ぶのを防ぐことができる。
本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては、導電膜14および導電膜30が平面視で、面積が相違し且つ一方が他方に内包される例を示した。しかし、導電膜14および導電膜30は、平面視で、互いに面積が等しく且つ一致していてもよい。ここで、平面視で一致するとは、基板面に平行な面に導電膜14および導電膜30を正射影したとき、それらの像が完全に重なり合うということである。
本発明による半導体装置の第1実施形態を示す断面図である。 (a)〜(c)は、図1の半導体装置の製造方法の一例を示す工程図である。 (a)および(b)は、図1の半導体装置の製造方法の一例を示す工程図である。 本発明による半導体装置の第2実施形態を示す断面図である。 本発明による半導体装置の第3実施形態を示す断面図である。 (a)〜(c)は、図5の半導体装置の製造方法の一例を示す工程図である。 (a)および(b)は、図5の半導体装置の製造方法の一例を示す工程図である。 本発明による半導体装置の第4実施形態を示す断面図である。 (a)〜(c)は、図8の半導体装置の製造方法の一例を示す工程図である。 (a)〜(c)は、図8の半導体装置の製造方法の一例を示す工程図である。 特許文献1に記載の半導体装置を示す断面図である。
符号の説明
1 半導体装置
2 半導体装置
3 半導体装置
4 半導体装置
10 層間絶縁膜
12 配線
14 導電膜
15 導電膜
16 絶縁膜
18 絶縁膜
20 絶縁膜
20a 絶縁膜
30 導電膜
40 絶縁膜
50 層間絶縁膜
52 ビアプラグ
54 ビアプラグ
56 ビアプラグ
60 絶縁膜
70 層間絶縁膜
72,74,76 配線

Claims (10)

  1. 第1の層間絶縁膜中に設けられた配線と、
    前記配線と離間して前記第1の間絶縁膜中に設けられ、配線として機能する第1の導電膜と、
    前記配線上及び前記第1の導電膜上に、前記配線及び前記第1の導電膜と接するように設けられた第1の絶縁膜と、
    前記第1の絶縁膜を挟んで前記第1の導電膜に対向する位置に設けられ、前記第1の導電膜および前記第1の絶縁膜と共に容量素子を構成し、平面視で、前記第1の導電膜よりも面積が小さく且つ前記第1の導電膜に内包される第2の導電膜と、
    前記第2の導電膜および前記第1の絶縁膜の双方を覆う第2の絶縁膜と、
    第2の層間絶縁膜中に設けられ、前記第2の絶縁膜及び前記第1の絶縁膜を貫通して前記配線に接続された第1のビアプラグと、
    前記第2の層間絶縁膜中に設けられ、前記第2の絶縁膜を貫通して前記第2の導電膜に接続された第2のビアプラグと、
    を備え、
    前記配線及び前記第1の導電膜は銅配線であり、
    前記第2の絶縁膜は、拡散防止膜であることを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記第1の導電膜は、前記第1の層間絶縁膜中に設けられており、前記容量素子を構成するとともに配線として機能する半導体装置。
  3. 請求項1または2に記載の半導体装置において、
    前記第1の絶縁膜はSiN、SiCN、SiON、TaOまたはZrOから選ばれる材料からなる半導体装置。
  4. 請求項1乃至3いずれかに記載の半導体装置において、
    前記第2の導電膜はTiN、Ti、Ta、TiW、AlまたはWから選ばれる材料からなる半導体装置。
  5. 請求項1乃至4いずれかに記載の半導体装置において、
    前記第2の絶縁膜はSiN、SiCNまたはSiONから選ばれる材料からなる半導体装置。
  6. 第1の絶縁膜中に配線と、前記配線と離間する第1の導電膜を形成する工程と、
    前記配線を形成する工程よりも後に、前記配線上及び前記第1の導電膜上に、前記配線及び前記第1の導電膜と接するように第1の絶縁膜を形成する工程と、
    前記第1の絶縁膜上に、当該第1の絶縁膜を挟んで前記第1の導電膜に対向するように、前記第1の導電膜および前記第1の絶縁膜と共に容量素子を構成し、かつ平面視で、前記第1の導電膜よりも面積が小さく且つ前記第1の導電膜に内包される第2の導電膜を形成する工程と、
    前記第2の導電膜および前記第1の絶縁膜の双方を覆うように、第2の絶縁膜を形成する工程と、
    前記第2の絶縁膜をエッチングストッパとして、前記配線に接続されるように第1のビアプラグを形成する工程と、
    前記第2の絶縁膜をエッチングストッパとして、前記第2の導電膜に接続されるように第2のビアプラグを形成する工程と、
    を含み、
    前記配線及び前記第1の導電膜は銅配線であり、
    前記第2の絶縁膜は拡散防止膜であることを特徴とする半導体装置の製造方法。
  7. 請求項6に記載の半導体装置の製造方法において、
    前記配線及び前記第1の導電膜を形成する工程においては、前記配線として銅配線をダマシン法によって形成する半導体装置の製造方法。
  8. 請求項6または7に記載の半導体装置の製造方法において、
    前記第1の絶縁膜はSiN、SiCN、SiON、TaOまたはZrOから選ばれる材料からなる半導体装置の製造方法。
  9. 請求項6乃至8のいずれか一項に記載の半導体装置の製造方法において、
    前記第2の導電膜はTiN、Ti、Ta、TiW、AlまたはWから選ばれる材料からなる半導体装置の製造方法。
  10. 請求項6乃至9のいずれか一項に記載の半導体装置の製造方法において、
    前記第2の絶縁膜はSiN、SiCNまたはSiONから選ばれる材料からなる半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7494939B2 (en) 2004-08-31 2009-02-24 Micron Technology, Inc. Methods for forming a lanthanum-metal oxide dielectric layer
CN102299106B (zh) * 2010-06-25 2013-09-18 中芯国际集成电路制造(上海)有限公司 相变存储器存储单元的制作方法
CN102487120B (zh) * 2010-12-03 2014-03-12 中芯国际集成电路制造(北京)有限公司 相变存储器的形成方法
JP6283243B2 (ja) * 2014-03-27 2018-02-21 旭化成エレクトロニクス株式会社 キャパシタの製造方法及び半導体装置の製造方法
US10306433B1 (en) * 2017-05-01 2019-05-28 Sprint Communications Company L.P. Mobile phone differentiated user set-up

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01225147A (ja) * 1988-03-04 1989-09-08 Toshiba Corp 半導体装置とその製造方法
JPH03218063A (ja) * 1990-01-23 1991-09-25 Matsushita Electron Corp 半導体集積回路装置
JP2799028B2 (ja) * 1990-02-07 1998-09-17 株式会社東芝 キャパシタ―を備えた半導体装置
KR100236531B1 (ko) * 1996-11-06 2000-01-15 윤종용 박막 커패시터 제조방법
KR100324591B1 (ko) * 1998-12-24 2002-04-17 박종섭 티타늄 알루미늄 질소 합금막을 상부전극의 확산방지막으로서 이용하는 캐패시터 제조 방법
JP2002009248A (ja) * 2000-06-26 2002-01-11 Oki Electric Ind Co Ltd キャパシタおよびその製造方法
US6958572B2 (en) * 2002-02-06 2005-10-25 Ut-Battelle Llc Controlled non-normal alignment of catalytically grown nanostructures in a large-scale synthesis process
JP3590034B2 (ja) * 2002-04-26 2004-11-17 Necエレクトロニクス株式会社 半導体容量素子及びその製造方法
US6746914B2 (en) * 2002-05-07 2004-06-08 Chartered Semiconductor Manufacturing Ltd. Metal sandwich structure for MIM capacitor onto dual damascene
KR100505658B1 (ko) * 2002-12-11 2005-08-03 삼성전자주식회사 MIM(Metal-Insulator-Metal)커패시터를 갖는 반도체 소자
KR100505682B1 (ko) * 2003-04-03 2005-08-03 삼성전자주식회사 금속-절연체-금속 커패시터를 포함하는 이중 다마신 배선구조 및 그 제조방법
DE10344389A1 (de) * 2003-09-25 2005-05-19 Infineon Technologies Ag Verfahren zur Herstellung einer multifunktionellen Dielektrikumschicht auf einem Substrat
US6876028B1 (en) * 2003-09-30 2005-04-05 International Business Machines Corporation Metal-insulator-metal capacitor and method of fabrication
US7169665B2 (en) * 2004-05-04 2007-01-30 Tawian Semiconductor Manufacturing Company, Ltd. Capacitance process by using passivation film scheme
KR100564626B1 (ko) * 2004-05-28 2006-03-28 삼성전자주식회사 대용량 mim 캐패시터 및 그 제조방법
KR100755365B1 (ko) * 2005-02-15 2007-09-04 삼성전자주식회사 엠. 아이. 엠 커패시터들 및 그 형성방법들
US20070080426A1 (en) * 2005-10-11 2007-04-12 Texas Instruments Incorporated Single lithography-step planar metal-insulator-metal capacitor and resistor
US7585722B2 (en) * 2006-01-10 2009-09-08 International Business Machines Corporation Integrated circuit comb capacitor
JP2007207878A (ja) * 2006-01-31 2007-08-16 Nec Electronics Corp 半導体装置

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