JPH11176932A

JPH11176932A - 半導体集積回路装置及びその製造方法

Info

Publication number: JPH11176932A
Application number: JP33830197A
Authority: JP
Inventors: Hideo Aoki; 英雄青木; Bungo Nameki; 文吾行木; Yoshikazu Ohira; 義和大平
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-12-09
Filing date: 1997-12-09
Publication date: 1999-07-02

Abstract

(57)【要約】【課題】下層の導電プラグと上層の導電プラグとの接
続が安定しない。【解決手段】第１の層間絶縁層と、前記第１の層間絶縁
層に穿たれたスルーホール内に形成される第１の導電プ
ラグと、前記第１の層間絶縁層上に形成される第２の層
間絶縁層と、前記第２の層間絶縁層に穿たれたスルーホ
ール内に形成される第２の導電プラグとを有する半導体
集積回路装置であって、前記第１の導電プラグに前記第
２の導電プラグを直に接続した構造を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、多層配線構造を有する半導体集積回路
装置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の高集積化や多機能
化に伴い、トランジスタ素子、容量素子、抵抗素子等の
素子間を電気的に接続する配線は微細化され、配線の層
数も増加している。配線の微細化は層間絶縁層に形成さ
れるコンタクトホールのアスペクト比(深さ／直径)の増
加を招き、コンタクトホール内における上層配線のステ
ップカバレージが低下し、下層配線と上層配線との接続
不良が生じ易くなる。

【０００３】そこで、層間絶縁層に穿たれたコンタクト
ホール内に導電プラグを形成し、この導電プラグを介し
て下層配線と上層配線とを電気的に接続する配線技術が
採用されている。

【０００４】ところで、配線層数が３層以上の多層配線
構造においては、例えば第１層目の配線と第３層目の配
線とを電気的に接続する場合、第２層目の配線を仲介し
て行っている。具体的には、図１０(要部断面図)に示す
ように、第１層目の配線３０に導電プラグ３３を介して
第２層目の配線３４の一端側を接続し、この配線３４の
他端側に導電プラグ３７を介して第３層目の配線３８を
接続している。この場合、第２層目の配線３４の引き回
しに相当する分、余分な配線スペースが必要になるの
で、半導体集積回路装置の外形サイズが大きくなる。ま
た、第２層目の配線３４の引き回しに相当する分、第１
層目の配線３０と第３層目の配線３８との接続経路が長
くなるので、半導体集積回路装置の高速化を阻害する。

【０００５】そこで、図１１(要部断面図)に示すよう
に、第１層目の配線３０と第３層目の配線３８との電気
的な接続の仲介を行う第２層目の配線（以下、仲介用配
線と称す）３４をコンタクトホールの平面サイズとほぼ
同一の平面サイズで形成し、導電プラグ３３上に導電プ
ラグ３７が位置するように配置して、第１層目の配線３
０と第３層目の配線３８との接続を最短距離で行う試み
がなされている。

【０００６】

【発明が解決しようとする課題】しかしながら、本発明
者等は、前述の接続技術について検討した結果、以下の
問題点を見出した。

【０００７】各配線層の配線を０．４μｍライン／０．
４μｍスペース（０．８μｍ配線ピッチ）とし、コンタ
クトホールの平面サイズを０．４μｍ角とし、第１層目
の配線３０と第３層目の配線３８との電気的な仲介を行
う仲介用配線３４の平面サイズを０．４μｍ角とした場
合、仲介用配線３４の平面サイズが小さくなってしまい
(ひどい時には消失)、導電プラグ３３と導電プラグ３７
との接続が安定しないという問題がある。これは、配線
パターンを形成するホトプロセスにおいて、０．４μｍ
ライン／０．４μｍスペース(０．８［μｍ］配線ピッ
チ)の解像と０．４μｍ角の解像が合致しないために起
こる。即ち、ライン／スペースを０．４μｍに解像しよ
うとすると、０．４μｍ角部は０〜０．２μｍ程度にな
ってしまい、逆に、０．４μｍ角部を０．４μｍ角に解
像しようとすると、０．４μｍスペース部はショート
(解像しない)してしまう(最適な露光量が相容れない)。

【０００８】０．４μｍ角部を若干ブローデン(〜０．
０７μ)することで対策しようと試みたが、ほとんど効
果が得られなかった。たとえ最適なサイジング（出来上
がりの寸法をみて、マスクパターンを微小修正して目的
の寸法を得る方法）量があったとしても、膨大なデータ
処理時間とマスク作成の費用がかかる。従って、品種展
開時やＡＳＩＣ（Ａpplication Ｓpeciffic Ｉntegrate
d Ｃircuit）等のＱＴＡＴ(Ｑuick Ｔurn Ａround Ｔim
e)が要求される製品では最適なサイジングを見つける余
裕はない。導電プラグ３３と導電プラグ３７との接続が
安定して行えないと、配線を用いて引き回さなければな
らず、半導体集積回路装置の外形サイズが大きくなる。
これは、最終的に歩留まり、コストに跳ね返ってくる。

【０００９】本発明の目的は、下層の導電プラグと上層
の導電プラグとの接続を安定して行うことが可能な技術
を提供することにある。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００１２】（１）第１の層間絶縁層と、前記第１の層
間絶縁層に穿たれたコンタクトホール内に形成される第
１の導電プラグと、前記第１の層間絶縁層上を延在する
配線と、前記配線を覆うように前記第１の層間絶縁層上
に形成される第２の層間絶縁層と、前記第２の層間絶縁
層に穿たれたコンタクトホール内に形成される第２の導
電プラグとを有する半導体集積回路装置であって、前記
第２の導電プラグの少なくとも１つのプラグは前記第１
の導電プラグに直に接続されている。

【００１３】（２）第１の層間絶縁層に第１のコンタク
トホール及び第２のコンタクトホールを形成し、その
後、前記第１のコンタクトホール内に第１の導電プラグ
を形成すると共に、前記第２のコンタクトホール内に第
２の導電プラグを形成する工程と、前記第１の層間絶縁
層上に前記第２の導電プラグと電気的に接続される配線
を形成する工程と、前記配線を覆うように前記第１の層
間絶縁層上に第２の層間絶縁層を形成する工程と、前記
第２の層間絶縁層に、前記第１の導電プラグの表面を露
出する第３のコンタクトホール及び前記配線の表面を露
出する第４のコンタクトホールを形成し、その後、前記
第３のコンタクトホール内に前記第１の導電プラグと電
気的に接続される第３の導電プラグ及び前記第４のコン
タクトホール内に前記配線と電気的に接続される第４の
導電プラグを形成する工程を備える。

【００１４】上述した手段によれば、仲介用配線を形成
する必要がなく、配線を形成する際のホトプロセスにお
ける解像不良を排除できるので、下層の導電プラグと上
層の導電プラグとの接続を安定して行うことができる。

【００１５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００１６】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００１７】図１は本発明の一実施形態である半導体集
積回路装置の要部平面図であり、図２は図１に示すＡ−
Ａ線の位置で切った断面図である。なお、図面を見易く
するため、第１図においては、第２層目の配線及び第３
層目の配線を図示している。

【００１８】図２に示すように、本実施形態の半導体集
積回路装置は、単結晶珪素からなるｐ型半導体基板１を
主体とする構成になっている。ｐ型半導体基板１の主面
の素子間分離領域にはフィールド絶縁膜２が形成され、
このフィールド絶縁膜２で周囲を規定されたｐ型半導体
基板１の主面の素子形成領域にはＭＩＳＦＥＴ（Ｍetal
Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransis
tor)Ｑが構成されている。

【００１９】ＭＩＳＦＥＴＱは、主に、チャネル形成領
域であるｐ型半導体基板１、ゲート絶縁膜３、ゲート電
極８、ソース領域及びドレイン領域である一対のｎ型半
導体領域６で構成されている。ゲート電極８は抵抗値を
低減する不純物が導入された多結晶珪素膜４及びこの多
結晶珪素膜４上に形成されたチタンシリサイド（ＴｉＳ
ｉ₂ ）膜７で形成されている。このチタンシリサイド膜
７はゲート電極８の側面に形成された側壁絶縁膜(サイ
ドウォールスペーサ)５に対して自己整合で形成され
る。一対のｎ型半導体領域７の夫々の表面にはチタンシ
リサイド膜７が形成されている。このチタンシリサイド
膜７は、フィールド絶縁膜２及びゲート電極８の側面に
形成された側壁絶縁膜５に対して自己整合で形成され
る。即ち、これらのチタンシリサイド膜７は、サリサイ
ド（Ｓalicide：Ｓelf Ａligned Ｓilicied)技術で形成
される。

【００２０】前記フィールド絶縁膜２上には配線９が延
在している。配線９は、図示していないが、その延在方
向に配置されたＭＩＳＦＥＴのゲート電極と一体化され
ている。即ち、配線９は、抵抗値を低減する不純物が導
入された多結晶珪素膜４及びこの多結晶珪素膜４上に形
成されたチタンシリサイド膜７で形成されている。この
チタンシリサイド膜７は、配線９の側面に形成された側
壁絶縁膜５に対して自己整合で形成される。なお、本実
施形態においては、多結晶珪素膜からなる配線９が形成
された配線層を第１層目の配線層として説明していく。

【００２１】前記ＭＩＳＦＥＴＱ上及び第１層目の配線
９上は層間絶縁層１０で覆われている。層間絶縁層１０
は、詳細に図示していないが、プラズマ酸化珪素膜（Ｐ
−ＴＥＯＳ）、ＳＯＧ(Ｓpin Ｏn Ｇlass)膜、プラズマ
酸化珪素膜の夫々を順次積層した積層膜で形成されてい
る。この層間絶縁層１０の表面には平坦化処理が施され
ている。

【００２２】前記層間絶縁層１０にはコンタクトホール
１１Ａ、１１Ｂ、１１Ｃの夫々が形成されている。コン
タクトホール１１Ａ内には導電プラグ１４Ａが形成さ
れ、コンタクトホール１１Ｂ内には導電プラグ１４Ｂが
形成され、コンタクトホール１１Ｃ内には導電プラグ１
４Ｃが形成されている。これらの導電プラグ１４Ａ、１
４Ｂ、１４Ｃの夫々は、チタン(Ｔｉ)膜及びチタンナイ
トライド(ＴｉＮ)膜からなる金属膜(ＴｉＮ／Ｔｉ)１２
とタングステン(Ｗ)膜１３とで形成されている。コンタ
クトホール１１Ａ、１１Ｂ、１１Ｃの夫々の平面サイズ
は０．４μｍ角で形成されている。

【００２３】前記一対のｎ型半導体領域６のうち、一方
のｎ型半導体領域６上のシリサイド膜７にはコンタクト
ホール１１Ａ内に形成された導電プラグ１４Ａが電気的
にかつ機械的に接続されている。また、他方のｎ型半導
体領域６上のシリサイド膜７にはコンタクトホール１１
Ｃ内に形成された導電プラグ１４Ｃが電気的にかつ機械
的に接続されている。前記配線９のシリサイド膜７には
コンタクトホール１１Ｂ内に形成された導電プラグ１４
Ｂが電気的にかつ機械的に接続されている。

【００２４】図２及び図１に示すように、前記層間絶縁
層１０上には第２層目の配線層で形成された複数の配線
１６が延在している。この複数の配線１６は、これに限
定されないが、例えば０．４μｍライン／０．４μｍス
ペース（０．８［μｍ］配線ピッチ）の設計値に基づく
ホトリソグラフィ技術を用いた製造プロセスで形成され
ている。

【００２５】前記複数の配線１６は層間絶縁層２０で覆
われている。配線１６は、金属膜１２、アルミニウム合
金(Ａｌ−０．５％Ｃｕ)膜１５Ａ、チタン膜及びチタン
ナイトライド膜からなる(ＴｉＮ／Ｔｉ)金属膜１５Ｂの
夫々を順次積層した多層膜で形成されている。層間絶縁
層２０は、プラズマ窒化珪素膜(Ｐ−ＳｉＮ)１７、ＳＯ
Ｇ(Ｓpin Ｏn Ｇlass)膜１８、プラズマ酸化珪素膜１９
の夫々を順次積層した積層膜で形成されている。この層
間絶縁層２０の表面には平坦化処理が施されている。

【００２６】前記導電プラグ１４Ｃには配線１６が電気
的にかつ機械的に接続されている。即ち、ＭＩＳＦＥＴ
Ｑの他方のｎ型半導体領域６には、チタンシリサイド膜
７及び導電プラグ１４Ｃを介して第２層目の配線１６が
電気的に接続されている。

【００２７】前記層間絶縁層２０にはコンタクトホール
２１Ａ、２１Ｂ、２１Ｃの夫々が形成されている。コン
タクトホール２１Ａ内には導電プラグ２４Ａが形成さ
れ、コンタクトホール２１Ｂ内には導電プラグ２４Ｂが
形成され、コンタクトホール２１Ｃ内には導電プラグ２
４Ｃが形成されている。これらの導電プラグ２４Ａ、２
４Ｂ、２４Ｃの夫々は、チタン膜及びチタンナイトライ
ド膜からなる金属膜２２とタングステン(Ｗ)膜２３とで
形成されている。コンタクトホール２１Ａ、２１Ｂ、２
１Ｃの夫々の平面サイズは０．４μｍ角で形成されてい
る。

【００２８】前記導電プラグ１４Ａには、コンタクトホ
ール２１Ａ内に形成された導電プラグ２４Ａが直に接続
され、電気的にかつ機械的に接続されている。この導電
プラグ１４Ａと導電プラグ２４Ａとの接続は配線１６と
配線１６との間において行なわれている。即ち、導電プ
ラグ２４Ａと導電プラグ１４Ａとの間には一つの接続界
面しか存在していない。

【００２９】前記導電プラグ１４Ｂには、コンタクトホ
ール２１Ｂ内に形成された導電プラグ２４Ｂが直に接続
され、電気的にかつ機械的に接続されている。この導電
プラグ１４Ｂと導電プラグ２４Ｂとの接続は配線１６と
配線１６との間において行なわれている。即ち、導電プ
ラグ２４Ｂと導電プラグ１４Ｂとの間には一つの接続界
面しか存在していない。

【００３０】前記層間絶縁層２０上には、第３層目の配
線層で形成された複数の配線２６が延在している。この
複数の配線２６は、これに限定されないが、例えば０．
４μｍライン／０．４μｍスペース(０．８［μｍ］配
線ピッチ)の設計値に基づくホトリソグラフィ技術を用
いた製造プロセスで形成されている。配線２６は、金属
膜２２、アルミニウム合金（Ａｌ−０．５％Ｃｕ）膜２
５Ａ、チタン膜及びチタンナイトライド膜からなる金属
膜（ＴｉＮ／Ｔｉ）２５Ｂの夫々を順次積層した多層膜
で形成されている。

【００３１】前記導電プラグ２４Ａには配線２６が電気
的にかつ機械的に接続されている。即ち、ＭＩＳＦＥＴ
Ｑの一方のｎ型半導体領域６には、チタンシリサイド膜
７、導電プラグ１４Ａ及び導電プラグ２４Ａを介して配
線２６が電気的に接続されている。

【００３２】前記導電プラグ２４Ｂには配線２６が電気
的にかつ機械的に接続されている。即ち、第１層目の配
線９のチタンシリサイド膜７には、導電プラグ１４Ｂ及
び導電プラグ２４Ｂを介して配線２６が電気的に接続さ
れている。

【００３３】前記導電プラグ２４Ｃには配線２６が電気
的にかつ機械的に接続されている。即ち、ＭＩＳＦＥＴ
Ｑの他方のｎ型半導体領域６には、チタンシリサイド膜
７、導電プラグ１４Ｃ、配線１６及び導電プラグ２４Ｃ
を介して配線２６が電気的に接続されている。

【００３４】次に、前記半導体集積回路装置の製造方法
について説明する。

【００３５】まず、ｐ型半導体基板１を準備し、その
後、ｐ型半導体基板１の主面の素子間分離領域に酸化珪
素膜からなるフィールド絶縁膜２を選択酸化法で形成す
る。

【００３６】次に、サリサイド技術を使用し、前記ｐ型
半導体基板１の主面の素子形成領域にＭＩＳＦＥＴＱを
形成すると共に、前記フィールド絶縁膜２上に第１層目
の配線９を形成する。

【００３７】次に、前記ＭＩＳＦＥＴＱ上及び配線９上
を覆うように、基板１上の全面に層間絶縁層１０を形成
する。層間絶縁層１０は、２００［ｎｍ］程度の膜厚の
プラズマ酸化珪素膜、３００［ｎｍ］程度の膜厚のＳＯ
Ｇ(Ｓpin Ｏn Ｇlass)膜、１５００［ｎｍ］程度の膜厚
のプラズマ酸化珪素膜の夫々を順次形成し、その後、上
層のプラズマ酸化珪素膜の表面をＣＭＰ(Ｃhemical Ｍe
chanical Ｐolishing)法で平坦化することによって形成
される。上層及び下層のプラズマ酸化珪素膜は、例え
ば、ソースガスとしてテトラエトキシシラン(ＴＥＯＳ)
ガスを用いたプラズマＣＶＤ(Ｃhemical Ｖapor Ｄepos
ition)法で形成される。

【００３８】次に、通常のホトリソグラフィ技術及びド
ライエッチング技術を使用し、前記層間絶縁層１０にコ
ンタクトホール１１Ａ、１１Ｂ、１１Ｃの夫々を形成す
る。この工程において、ＭＩＳＦＥＴＱの一方のｎ型半
導体領域６上のチタンシリサイド膜７の一部はコンタク
トホール１１Ａから露出され、他方のｎ型半導体領域６
上のチタンシリサイド膜７の一部はコンタクトホール１
１Ｃから露出される。また、配線９のチタンシリサイド
膜７の一部はコンタクトホール１１Ｂから露出される。
ここまでの工程を図３に示す。

【００３９】次に、前記コンタクトホール１１Ａ、１１
Ｂ、１１Ｃの夫々の内部を含む層間絶縁層１０上の全面
に、１０［ｎｍ］程度の膜厚のチタン膜及び５０［ｎ
ｍ］程度の膜厚のチタンナイトライド膜からなる金属膜
（ＴｉＮ膜／Ｔｉ膜）１２、３００［ｎｍ］程度の膜厚
のタングステン膜１３の夫々を順次形成する。

【００４０】次に、エッチバック処理を施し、前記層間
絶縁層１０上のタングステン膜１３を除去する。この工
程において、層間絶縁膜１０上の金属膜１２は残存させ
る。この工程により、コンタクトホール１１Ａ、１１
Ｂ、１１Ｃの夫々の内部に、金属膜１２及びタングステ
ン膜１３からなる導電プラグ１４Ａ、１４Ｂ、１４Ｃの
夫々が形成される。ここまでの工程を図４に示す。

【００４１】次に、前記金属膜１２上及びタングステン
膜１３上を含む基板１上の全面に、アルミニウム合金
(Ａｌ−０．５％Ｃｕ)膜１５Ａ、１０［ｎｍ］程度の膜
厚のチタン膜及び７５［ｎｍ］程度の膜厚のチタンナイ
トライド膜からなる金属膜１５Ｂの夫々を順次形成す
る。

【００４２】次に、通常のホトリソグラフィ技術及びド
ライエッチング技術を使用し、前記金属膜１５Ｂ、アル
ミニウム合金膜１５Ａ、金属膜１２の夫々に順次パター
ンニングを施して、複数の配線１６を形成する。複数の
配線２６は、これに限定されないが、例えば０．４μｍ
ライン／０．４μｍスペース（０．８［μｍ］配線ピッ
チ）の設計値に基づいて形成する。この工程において、
導電プラグ１４Ｃ上には配線１６が形成されるが、導電
プラグ１４Ａ上及び導電プラグ１４Ｂ上には配線１６は
形成されない。ここまでの工程を図５に示す。

【００４３】次に、前記層間絶縁層１０上に、配線１６
を覆うにように層間絶縁層２０を形成する。層間絶縁層
２０は、１００［ｎｍ］程度の膜厚のプラズマ窒化珪素
膜１７、３００［ｎｍ］程度の膜厚のＳＯＧ膜１８、１
６００［ｎｍ］程度の膜厚のプラズマ酸化珪素膜１９の
夫々を順次形成し、その後、プラズマ酸化珪素膜１９の
表面をＣＭＰ法で平坦化することによって形成される。
プラズマ酸化珪素膜１９は、例えばソースガスとしてテ
トラエトキシシラン(ＴＥＯＳ)ガスを用いたプラズマＣ
ＶＤ法で形成される。

【００４４】次に、通常のホトリソグラフィ技術及びド
ライエッチング技術を使用し、前記層間絶縁層２０に、
配線１６の表面の一部を露出するコンタクトホール２１
Ｃを形成すると共に、前記導電プラグ１４Ａの表面を露
出するコンタクトホール２１Ａ及び前記導電プラグ１４
Ｂの表面を露出するコンタクトホール２１Ｂを形成す
る。この工程において、プラズマ窒化珪素膜１７とその
他の酸化膜（ＳＯＧ膜１８、プラズマ酸化珪素膜１９）
との間で選択比を取ることにより、配線１６のアルミニ
ウム合金膜や下層の導電プラグ１４Ａ及び１４Ｂの削れ
を防止することができる。ここまでの工程を図６に示
す。

【００４５】次に、前記コンタクトホール２１Ａ、２１
Ｂ、２１Ｃの夫々の内部を含む層間絶縁層２０上の全面
に、１０［ｎｍ］程度の膜厚のチタン膜及び５０［ｎ
ｍ］程度の膜厚のチタンナイトライド膜からなる金属膜
(ＴｉＮ膜／Ｔｉ膜)２２、３００［ｎｍ］程度の膜厚の
タングステン膜２３の夫々を順次形成する。

【００４６】次に、エッチバック処理を施し、前記層間
絶縁層２０上のタングステン膜２３を除去する。この工
程において、層間絶縁膜２０上の金属膜２２は残存させ
る。この工程により、コンタクトホール２１Ａ、２１
Ｂ、２１Ｃの夫々の内部に、金属膜２２及びタングステ
ン膜２３からなる導電プラグ２４Ａ、２４Ｂ、２４Ｃの
夫々が形成される。ここまでの工程を図７に示す。

【００４７】次に、前記金属膜２２上及びタングステン
膜２３上を含む基板１上の全面に、アルミニウム合金
(Ａｌ−０．５％Ｃｕ)膜２５Ａ、１０［ｎｍ］程度の膜
厚のチタン膜及び７５［ｎｍ］程度の膜厚のチタンナイ
トライド膜からなる金属膜２５Ｂの夫々を順次形成す
る。

【００４８】次に、通常のホトリソグラフィ技術及びド
ライエッチング技術を使用し、前記金属膜２５Ｂ、アル
ミニウム合金膜２５Ａ、金属膜２２の夫々に順次パター
ンニングを施して複数の配線２６を形成することによ
り、図２に示す状態となる。

【００４９】このように、本実施形態によれば、上層の
導電プラグ２４Ａと下層の導電プラグ１４Ａとを直に接
続することにより、０．４μｍ角の仲介用配線を形成す
る必要がなく、配線１６を形成する際のホトプロセスに
おける解像不良を排除できるので、導電プラグ１４Ａと
導電プラグ２４Ａとの接続を安定して行うことができ
る。同様に、導電プラグ１４Ｂと導電プラグ２４Ｂとの
接続においても安定して行うことができる。

【００５０】また、０．４μｍ角の仲介用配線が存在し
ないため、配線１６の形成が容易となる。また、配線１
６のパターンニング時のホトマージンが向上する。

【００５１】また、サイジング等のマスク変更がいらな
いため、低コストでＱＴＡＴの短縮化を図ることが可能
となる。

【００５２】また、上層の導電プラグと下層の導電プラ
グとの接続において、金属接触回数が少なくなるため、
低抵抗化と信頼度の向上を図ることが可能となる。

【００５３】なお、本実施形態では、二つの導電プラグ
を接続した例について説明したが、これに限定されるも
のではない。例えば、５層配線構造において、ＭＩＳＦ
ＥＴＱの一方のｎ型半導体領域６に第５層目の配線層で
形成された配線を接続する場合、四つの導電プラグが積
層された状態となる。

【００５４】また、本実施形態では、層間絶縁層１０上
のタングステン膜１３の除去をエッチバック処理で行っ
た例について説明したが、層間絶縁層１０上のタングス
テン膜１３の除去はＣＭＰ法で行ってもよい。この場
合、層間絶縁層１０上の金属膜(ＴｉＮ／Ｔｉ)２２も研
磨されるため、図８（要部断面図）に示すように、配線
１６はアルミニウム合金膜１５Ａ、金属膜(ＴｉＮ／Ｔ
ｉ)１５Ｂの夫々を順次積層した構造となる。この場
合、前述の実施形態の配線１６に比べて金属膜２２の膜
厚分だけ、配線１６の高さを変えることなく、アルミニ
ウム合金膜の膜厚を厚くすることができるため、配線１
６の低抵抗化を図ることができる。配線２６において
も、同様に低抵抗化を図ることができる。

【００５５】また、本実施形態では、導電プラグ１４
Ａ、１４Ｂ、１４Ｃの夫々を金属膜１２、タングステン
膜１３の夫々で形成し、導電プラグ２４Ａ、２４Ｂ、２
４Ｃの夫々を金属膜２２、タングステン膜２３の夫々で
形成した例について説明したが、図９に示すように、導
電プラグ１４Ａ、１４Ｂ、１４Ｃの夫々はタングステン
膜１３で形成し、２４Ａ、２４Ｂ、２４Ｃの夫々はタン
グステン膜２３で形成してもよい。この場合、下層の導
電プラグ１４Ａと上層の導電プラグ２４Ａとの接続が同
種金属となるため、下層の導電プラグ１４Ａと上層の導
電プラグ２４Ａとのコンタクト抵抗が小さくなる。同様
に、下層の導電プラグ１４Ｂと上層の導電プラグ２４Ｂ
との間においてもコンタクト抵抗が小さくなる。タング
ステン膜をスルーホール内に埋め込む方法としては、
１．スパッタタングステン膜、ＣＶＤタングステン膜の
夫々を順次形成し、その後、ＣＭＰ法を用いて削る、
２．選択成長法でタングステン膜を埋め込み、あふれた
タングステン膜をＣＭＰ法で削る、等がある。

【００５６】また、本実施形態では、スルーホール２２
Ａ、２２Ｂ、２２Ｃの夫々を形成する時のエッチングス
トッパーとしてプラズマ窒化珪素膜１７を用いた例につ
いて説明したが、プラズマ窒化珪素膜１７に換わって誘
電率の低いプラズマ酸化珪素膜を用いて配線層間容量の
増加を押さえた構成にし、半導体集積回路装置の高速化
を図ってもよい。但し、エッチングストッパーがないた
め、配線部のＴｉＮ膜やＡｌ膜の削れ、また、下層の導
電プラグ周りの酸化膜削れが発生する可能性がある。ス
ルーホール加工時にＣＯガスを添加したエッチングを用
いるとＴｉＮ膜の削れを改善することが可能となる。

【００５７】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。

【００５８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００５９】下層の導電プラグと上層の導電プラグとの
接続を安定して行うことが可能となる。

【００６０】また、配線のパターンニング時のホトマー
ジンを向上することが可能となる。

【００６１】また、サイジング等のマスク変更がいらな
いため、低コストでＱＴＡＴの短縮化を図ることが可能
となる。

【００６２】また、上層の導電プラグと下層の導電プラ
グとの接続において、金属接触回数が少なくなるため、
低抵抗化と信頼度の向上を図ることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態である半導体集積回路装置
の要部平面図である。

【図２】図１に示すＡ−Ａ線の位置で切った断面図であ
る。

【図３】前記半導体集積回路装置の製造方法を説明する
ため要部断面図である。

【図４】前記半導体集積回路装置の製造方法を説明する
ため要部断面図である。

【図５】前記半導体集積回路装置の製造方法を説明する
ため要部断面図である。

【図６】前記半導体集積回路装置の製造方法を説明する
ため要部断面図である。

【図７】前記半導体集積回路装置の製造方法を説明する
ため要部断面図である。

【図８】本発明の一実施形態の第１変形例である半導体
集積回路装置の要部断面図である。

【図９】本発明の一実施形態の第２変形例である半導体
集積回路装置の要部断面図である。

【図１０】従来の技術を説明するための半導体集積回路
装置の要部断面図である。

【図１１】従来の技術を説明するための半導体集積回路
装置の要部断面図である。

【符号の説明】

１…ｐ型半導体基板、２…フィールド絶縁膜、３…ゲー
ト絶縁膜、５…側壁絶縁膜、６…ｎ型半導体領域、７…
チタンシリサイド膜、８…ゲート電極、９…配線、１０
…層間絶縁層、１１Ａ，１１Ｂ，１１Ｃ…スルーホー
ル、１２…金属膜、１３…タングステン膜、１４Ａ，１
４Ｂ，１４Ｃ…導電プラグ、１５Ａ…アルミニウム合金
膜、１５Ｂ…金属膜、１６…配線、１７…プラズマ窒化
珪素膜、１８…ＳＯＧ膜、１９…プラズマ酸化珪素膜、
２０…層間絶縁層、２１Ａ，２１Ｂ，２１Ｃ…スルーホ
ール、２２…金属膜、２３…タングステン膜、２４Ａ，
２４Ｂ，２４Ｃ…導電プラグ、２５Ａ…アルミニウム合
金膜、２５Ｂ…金属膜、２６…配線。

Claims

【特許請求の範囲】

【請求項１】第１の層間絶縁層と、前記第１の層間絶
縁層に穿たれたコンタクトホール内に形成される第１の
導電プラグと、前記第１の層間絶縁層上を延在する配線
と、前記配線を覆うように前記第１の層間絶縁層上に形
成される第２の層間絶縁層と、前記第２の層間絶縁層に
穿たれたコンタクトホール内に形成される第２の導電プ
ラグとを有する半導体集積回路装置であって、前記第２
の導電プラグの少なくとも１つの導電プラグは、前記第
１の導電プラグに直に接続されていることを特徴とする
半導体集積回路装置。
【請求項２】第１の層間絶縁層と、前記第１の層間絶
縁層に穿たれたコンタクトホール内に形成される第１の
導電プラグと、前記第１の層間絶縁層上を延在する複数
本の配線と、前記複数本の配線を覆うように前記第１の
層間絶縁層上に形成される第２の層間絶縁層と、前記第
２の層間絶縁層に穿たれたコンタクトホール内に形成さ
れる第２の導電プラグとを有する半導体集積回路装置で
あって、前記第２の導電プラグの少なくとも１つの導電
プラグは、前記配線間において、前記第１の導電プラグ
に直に接続されていることを特徴とする半導体集積回路
装置。
【請求項３】第１の層間絶縁層に第１のコンタクトホ
ール及び第２のコンタクトホールを形成し、その後、前
記第１のコンタクトホール内に第１の導電プラグを形成
すると共に、前記第２のコンタクトホール内に第２の導
電プラグを形成する工程と、前記第１の層間絶縁層上に
前記第２の導電プラグと電気的に接続される配線を形成
する工程と、前記配線を覆うように前記第１の層間絶縁
層上に第２の層間絶縁層を形成する工程と、前記第２の
層間絶縁層に、前記第１の導電プラグの表面を露出する
第３のコンタクトホール及び前記配線の表面を露出する
第４のコンタクトホールを形成し、その後、前記第３の
コンタクトホール内に前記第１の導電プラグと電気的に
接続される第３の導電プラグ及び前記第４のコンタクト
ホール内に前記配線と電気的に接続される第４の導電プ
ラグを形成する工程を備えたことを特徴とする半導体集
積回路装置の製造方法。