JP2002151588A - エッチング阻止層が備わったビットラインスタッド上にビットラインランディングパッドと非境界コンタクトを有する半導体素子及びその形成方法 - Google Patents

エッチング阻止層が備わったビットラインスタッド上にビットラインランディングパッドと非境界コンタクトを有する半導体素子及びその形成方法

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Abstract

(57)【要約】 【課題】 エッチング阻止層が備わったビットラインス
タッド上にビットラインランディングパッドと非境界コ
ンタクトを有する半導体素子及びその形成方法を提供す
る。 【解決手段】 連続する製造過程中に不純物のガス抜け
を考慮して多層回路の層間にエッチング阻止層が選択的
に提供される。エッチング阻止層は、下地のスタッドと
連結された上部層に形成された上層のスタッドを形成す
る間にアラインメントターゲットの役割をするように下
地のスタッド上部に形成される。このような方式で多層
回路、例えばメモリ素子は比較的稠密な配列で製造でき
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子及びその
形成方法に係り、より詳細にはエッチング阻止層が備わ
ったビットラインスタッド上にビットラインランディン
グパッドと非境界コンタクトを有する半導体素子及びそ
の形成方法に関する。
【０００２】
【従来の技術】本出願は"局部的エッチング阻止層を有
するビットラインスタッド上にビットラインランディン
グパッド及び非境界コンタクト及びその製造方法"とい
う名称で出願された米国出願番号第０９/６９９,５９１
号と、"ボイド(void)領域内に形成された局部的エッチ
ング阻止層を有するビットラインスタッド上にビットラ
インランディングパッド及び非境界コンタクト及びその
製造方法"という名称で出願された米国出願番号第０９/
５９９,５８９号に係るものであって、ここに参考とし
て記載する。
【０００３】集積回路の表面積をより効率的に用いるた
めに、一般の２次元半導体技術は発展して現在の回路は
３次元形態に多層上に形成される。このような形態で、
アクティブ素子及び配線は積層関係に形成される。それ
ぞれの連続的な層の形成中で、本分野で"プラグ"また
は"スタッド"のような層間連結経路は多様なアクティブ
素子と他層の伝送ライン間を電気的に連結させる。プラ
グの整列を補助するための"ランディングパッド"また
は"タップ"は、上部層から電気的信号を伝達するプラグ
のためのターゲットの役割をするように下部層に形成さ
れる。ランディングパッドは下地の回路または配線に連
結され、回路または配線より表面積面で一般的に大きく
てプラグのためにより広い許容誤差ターゲットとして作
用する。
【０００４】このような多層技術は１ギガバイト以上の
大容量を有するDRAM素子のような高集積メモリ素子の設
計を可能にする。このようなDRAM素子は小さなデザイン
限界下で稠密でありながら効率的に配列されたメモリセ
ルの多重アレイを含む。セル領域間には入力/周辺装置
だけでなくセル間に位置する配線回路素子及び補助回路
素子を有する周辺領域を含む。
【０００５】垂直プラグと水平方向への配線線幅との誤
整列は欠陥及び信頼性問題を引き起こすことがある。プ
ラグと線幅との整列を確保するために、線幅は決まった
大きさ、例えばランディングパッド使用を通じて要求さ
れるものよりさらに大きく製作される。さらに大きく製
作される線幅領域は当業界で垂直コンタクトホール周辺
の"境界"と称される。したがって、いかなる過度な境界
領域は回路密度上でよくない影響を及ぼす。
【０００６】境界領域が減少または除去される多層配線
は過去にも試みられた。このような試みは米国特許番号
第６,０８３,８２４号、第５,６１２,２５４号及び第
４,９６６,８７０号に開示された回路及び製造工程を含
む。
【０００７】回路のパッキング密度は、回路部間の金属
配線が互いに侵犯せずにどれほど密接に形成されうるか
によって制限される。このような制限は一層のコンタク
トと他層のコンタクトとの分離を制御するデザインルー
ルによって規定され、コンタクト周辺の境界領域または
許容誤差についてのデザインルールによって規定され
る。
【０００８】その以外の試みは層間配線用ホールの高い
アスペクト比の減少方向に進行している。ここで、アス
ペクト比はホールの幅に対するホールの高さを示す。一
般的に深いホールであるほど、ホールを製作し難い。下
地の回路のライン、例えばDRAMメモリ素子のビットライ
ンをランディングパッドとして使用して、配線ホールの
アスペクト比を相当量減少させうる。
【０００９】典型的な多層DRAMメモリ素子２０は図１に
示されている。メモリ素子２０はセル領域２２及び周辺
領域２４を含む。セル領域２２はデータ貯蔵素子で提供
され、垂直で配列されたキャパシタ２８と連結されるア
クティブスイッチング素子を含む。セルビットライン２
６は周辺回路領域２４とセル領域２２との間にデータを
伝達するための配線の役割をする。周辺領域２４は、多
様なアクティブ素子と相異なる層の導電配線との間を電
気的に連結する局部配線またはスタッドの機能を行う数
個のビットライン３２を含む。絶縁性の酸化膜３８はビ
ットライン３２の上部に形成され、配線スタッド３４は
酸化膜３８を通じてオープンされ、ビットライン３２と
連結される。
【００１０】ビットライン３２が局部配線、例えば、特
にセンス増幅器領域で用いられる時、回路層は非常に稠
密に密集されうる。例えば、上部層からビットライン３
２をアクセスするためにはビットライン間の領域３０
は、横方向では接するビットライン３２間のコンタクト
を避けると共に縦方向ではホールが適切な深度で形成さ
れるように正確にエッチングしてスタッド配線ホールを
形成せねばならない。なぜならば、DRAM素子のセンス増
幅器のような周辺領域２４はたびたび多様な配線経路で
稠密に配列されるために、縦方向スタッド配線が占める
断面積はなるべく最小化されねばならないからである。
したがって、現在の製造工程では要求される高いアスペ
クト比を有するスタッドを形成することが益々難しくな
っている。
【００１１】接続スタッドを形成する現在の技術はいく
つかの工程限界に直面している。このような工程限界と
して、スタッドホールの形成中にスタッドホールが下地
のビットラインと横方向への誤整列、すなわち、水平方
向の誤整列を含む。また、工程限界として縦方向誤整列
も含まれる。このように縦方向誤整列が発生すれば、ス
タッドホールは下地のビットライン３２と電気的コンタ
クトが形成されない程度にしかエッチングされなかった
り、図１の参照番号３６に示したようにスタッドホール
が深くエッチングされ過ぎてビットライン３２までエッ
チングされる。
【００１２】整列正確度を改善するために、米国特許番
号第５,８９５,２３９号ではビットラインスタッドと共
にビットラインランディングパッドを採用する技術が開
示された。しかし、このような試みはビットライン上部
での最小線幅及び上部連結スタッドの底部で最大線幅を
提供できるように、ランディングパッドを含むビットラ
インの上部及び上部接続スタッドの下部中でいずれか一
つまたは両方に厳しい許容誤差を要求する。狭いスタッ
ド下部はコンタクト抵抗の増加及び正確な製作を難しく
するアスペクト比の増大につながる反面、広いスタッド
上部は回路密度の考慮において制限的である。スタッド
の縦方向整列をなすための対策がないので、スタッドホ
ールが下地のビットラインと少しでも誤整列されれば、
スタッドに隣接する下地の層間絶縁膜内にボイドが形成
できる。
【００１３】多層配線についてのさらに他の試みが米国
特許第５,８９１,７９９号に開示されている。本試み
で、例えばシリコン窒化物マスキング層(Si3N4)のよう
なエッチング阻止層が層間絶縁膜(SiO2)の上部に形成さ
れる。スタッドホールが、下部層に連結するためのスタ
ッドの蒸着のためにマスク層及び下地の絶縁膜に形成さ
れる。スタッドが形成されれば、マスク層は後に上部層
を通じて形成されたスタッド用ランディングパッドの最
終形成のためのエッチング基準で作用する。しかし、こ
のような技術は多くの制限点がある。シリコン窒化物マ
スキング層は高ストレスを有する物質であり、全体回路
の上部層で全体的に形成されれば過度なストレスが加わ
って基板のねじれにつながる場合もある。また、回路の
高密度によってマスキング層は以後の高温工程中で層間
絶縁膜内に含まれているC、F及びClのような不純物がガ
ス抜け(outgassing)されることを遮断する。合わせて、
残留するシリコン窒化物マスキング層は一般的な合金工
程中にH2及びO2が流入されることを遮断でき、上部及び
下部金属層間の導電接着特性及び欠陥治癒能力に深刻な
影響を及ぼす。
【００１４】さらに、シリコン窒化物マスキング層がビ
ットライン間に適用されるために、このような工程は一
般的なメモリ製造工程に適していない。図１を再び参照
すれば、セルビットライン２６Aのそれぞれの側壁に形
成される絶縁スペーサ４０A、４０Bはセルビットライン
２６A及びキャパシタ２８間のショートを防止する。こ
のようなスペーサ４０Aを形成するために、ビットライ
ン２６A、２６B間に挿入されるキャパシタ２８のための
空間を確保するように、隣接するビットライン２６A、
２６B間のいかなるマスキング層も除去せねばならな
い。しかし、このような工程でキャパシタとビットライ
ン２６A、２６Bを絶縁させるのに必要なビットライン２
６A、２６Bの上部に形成された絶縁膜４２A、４２Bも除
去されうる。また、この工程によってビットライン３２
の周辺領域の両側上のマスキング層も除去されて、優先
的にマスキング層を形成する目的を達成できない。
【００１５】
【発明が解決しようとする課題】したがって、本発明が
解決しようとする技術的課題は、従来の技術を乗り越え
られる半導体素子を提供することにある。
【００１６】また、本発明が解決しようとする他の技術
的課題は、前記半導体素子の適した形成方法を提供する
ことにある。
【００１７】本発明は後述する製造過程中にガス抜けを
考慮して下地の絶縁膜の所定領域にのみ選択的にパタニ
ングされたエッチング阻止層を提供する。また、エッチ
ング阻止層が上層に形成された上部のスタッドの形成中
に下地のスタッド上に形成されうる。
【００１８】
【課題を解決するための手段】前記技術的課題を達成す
るために、一観点から見た発明は、第１絶縁膜と前記第
１絶縁膜内に形成された第１スタッドとから成る半導体
素子に関する。前記第１スタッドの上部にはエッチング
阻止層が形成され、前記エッチング阻止層の上部には第
２絶縁膜が形成される。前記第２絶縁膜及び前記エッチ
ング阻止層を通じて形成され、前記第１スタッドとは電
気的な接続がある第２スタッドが形成される。
【００１９】望ましい実施例で、前記エッチング阻止層
及び第２絶縁膜は相異なるエッチング選択比を有する。
前記第２スタッドは前記第２絶縁膜を前記エッチング阻
止層まで最初にエッチングした後、前記エッチング阻止
層をエッチングして第１スタッドが露出されるようにエ
ッチングして形成されうる。望ましくは、前記エッチン
グ阻止層はシリコン窒化膜を備える。前記第１スタッド
の上部及びエッチング阻止層の下にエッチング遮断層を
さらに提供できる。
【００２０】また他の観点で、本発明は第１絶縁膜内に
互いに水平に配置され、導電性ラインを含む第１回路領
域とスタッドを含む第２回路領域とを備える半導体素子
に関する。前記導電性ライン及びスタッド上部に形成さ
れ、前記第１回路領域で選択的にパターンされて前記導
電性ラインの側壁上にスぺーサで形成され、前記第２回
路領域を覆うエッチング阻止層が形成される。前記エッ
チング阻止層の上部に第２絶縁膜が形成され、前記第２
絶縁膜及びエッチング阻止層を通じて前記スタッドの上
部領域を露出するようにコンタクトホールが備えられ
る。前記スタッドと電気的な接続がある、前記コンタク
トホール内にコンタクト金属が備えられる。
【００２１】望ましくは、前記第１回路領域はセル領域
を構成し、前記第２回路領域はメモリ素子の周辺領域を
構成する。前記導電性ラインはメモリ素子のビットライ
ンを構成する。
【００２２】前記エッチング阻止層はシリコン窒化膜を
備える。前記エッチング阻止層及び第２絶縁膜は相異な
るエッチング選択比を有する。前記コンタクトホール
は、第２絶縁膜からエッチング阻止層までを最初にエッ
チングした後、前記スタッドを露出するように前記エッ
チング阻止層をエッチングすることによって形成されう
る。前記エッチング阻止層は、第１回路領域に導電性ラ
インのための側面スペーサを形成できる。前記スタッド
上部及びエッチング阻止層の下にエッチング遮断層をさ
らに具備できる。
【００２３】さらに他の観点で、本発明は半導体基板に
第１及び第２ターミナルを有する回路を備える半導体素
子に関する。前記回路上部に第１絶縁膜が形成され、前
記第１ターミナル上部の第１絶縁膜内にスタッドホール
が形成される。前記第１ターミナルを電気的に接触しな
がら前記スタッドホールに電気的導電性スタッドが形成
される。前記第２ターミナルと電気的な接触がある、前
記第２ターミナル上部の第１絶縁膜上に導電性ラインが
形成される。前記第１絶縁膜、スタッド及び導電性ライ
ン上部に前記導電性ラインの側面領域上の絶縁性スペー
サを提供するエッチング阻止層が形成される。前記エッ
チング阻止層の上部に第２絶縁膜が形成され、前記第２
絶縁膜を通じて形成され、及び前記スタッドの上部領域
まで前記エッチング阻止層を通じてコンタクトホールが
形成される。前記スタッドと電気的に接触しながらコン
タクトホール内にコンタクト金属が形成される。
【００２４】さらに他の観点で、第１絶縁膜内に互いに
水平に配置され、導電性ラインを含む第１回路領域とス
タッドを含む第２回路領域とを備える半導体素子に関す
る。前記導電性ライン及びスタッド上部に形成され、前
記第１回路領域で選択的にパターンされて前記導電性ラ
インの側壁上ではスぺーサとなり、前記第２回路領域を
覆うエッチング阻止層が形成される。前記エッチング阻
止層の上部に第２絶縁膜が形成され、前記第２絶縁膜及
びエッチング阻止層を通じて前記スタッドの上部領域を
露出するようにコンタクトホールが備えられる。前記エ
ッチング阻止層が導電性ラインの側面絶縁性スペーサを
形成するようにし、前記コンタクトホールを形成する間
にはエッチング阻止の役割を行うように、前記スタッド
と電気的な接続がある、前記コンタクトホール内に提供
されたコンタクト金属が備えられる。
【００２５】前記他の技術的課題を達成するために、一
観点で、本発明は半導体素子の形成方法に関する。半導
体回路の上部に第１絶縁膜を形成する。前記第１絶縁膜
内に第１スタッドホールを形成し、導電性物質を蒸着し
て前記第１スタッドホール内に第１スタッドを形成す
る。前記第１スタッドの上部にエッチング阻止層が形成
され、前記エッチング阻止層の上部に第２絶縁膜が形成
される。前記第２絶縁膜及びエッチング阻止層を通じて
前記第１スタッドの上部領域を露出するように第２スタ
ッドホールが形成される。導電性物質を提供して前記第
２スタッドホール内に第２スタッドを形成する。
【００２６】望ましい実施例で、前記第２スタッドホー
ルは第２絶縁膜からエッチング阻止層まで最初にエッチ
ングした後、前記第１スタッドを露出するように前記エ
ッチング阻止層を二番目にエッチングすることによって
形成される。前記第１エッチングは酸化膜エッチングガ
スで行い、前記第２エッチングは窒化膜エッチングガス
を用いて行える。
【００２７】さらに他の観点で、本発明は半導体素子の
形成方法に関する。半導体回路の上部に第１絶縁膜を形
成する。前記第１絶縁膜上に導電性ラインを備える第１
回路領域と前記第１絶縁膜を通じてスタッドを備える第
２回路領域とを形成する。前記第１及び第２回路領域の
上部にエッチング阻止層を形成する。前記第２回路領域
のエッチング阻止層を実質的に傷つけずに残しながら前
記第１回路領域のエッチング阻止層を選択的に除去する
ことによって前記導電性ラインの側面上の第１回路領域
に側面スペーサを形成する。前記第１及び第２回路領域
の上部に第２絶縁膜を形成する。前記第２絶縁膜及びエ
ッチング阻止層を通じて前記スタッドの上部領域を露出
するようにコンタクトホールを形成する。前記コンタク
トホールに前記スタッドが電気的に接触するコンタクト
金属を形成する。
【００２８】さらに他の観点で、本発明は半導体素子の
形成方法に関する。半導体基板に第１及び第２ターミナ
ルを有する回路を形成する。前記回路上部に第１絶縁膜
を形成し、前記第１ターミナルの上部にスタッドホール
を形成する。前記スタッドホールに前記第１ターミナル
と電気的に接触する導電性コンタクト金属を形成する。
前記第２ターミナル上部の第１絶縁膜上に形成され、前
記第２ターミナルと電気的に接触する導電性ラインを形
成する。前記第１絶縁膜、スタッド及び導電性ライン上
部にエッチング阻止層を形成する。前記エッチング阻止
層を選択的に除去して前記導電性ラインの側面領域上に
絶縁性スペーサを形成し、前記スタッド上部の領域にエ
ッチング阻止層を実質的に保有する。前記エッチング阻
止層の上部に第２絶縁膜を形成する。前記第２絶縁膜及
び前記エッチング阻止層を通じて前記スタッドの上部領
域までコンタクトホールを形成する。前記コンタクトホ
ールに電気的に導電性コンタクト金属を形成する。
【００２９】
【発明の実施の形態】以下、添付図面に示したように本
発明の目的、特徴及び利点は望ましい実施例のより詳細
な説明を通じて明らかになろう。添付図面で、同じ参照
番号は同じ部材を示す。図面は必ず縮尺する必要はなく
その代りに本発明の原理を強調して説明するように提供
される。詳細な説明を通じて、本発明の原理はセル及び
周辺領域を有するメモリ素子の分野で説明される。ここ
に開示された本発明の工程及び回路が他の多層回路実施
例にも同一に適用できるということは当業者には明らか
である。
【００３０】図２は、本発明によってセル及び周辺領域
を含むメモリ素子のために絶縁膜内のコンタクト形成を
説明するための切断側面図である。
【００３１】アクティブセル５２がメモリ素子４８の基
板５０に形成される。前記メモリ素子４８は緻密に集積
化されたメモリセル、データライン、及びアドレスライ
ンを具備するセル領域５４及び配線ライン、周辺回路素
子、例えば入力/出力回路素子を含み、前記メモリセル
領域５４をサービスする周辺領域５６を含む。共通的
に、メモリ素子応用分野で前記データライン及び周辺配
線ラインはここではビットラインと称する。しかし、前
述したように、本発明は層間配線を要求する他の回路に
も同一に応用できる。
【００３２】第１絶縁膜５８(層間絶縁膜)、例えばSiO2
はアクティブセル５２及び基板５０上に形成される。ホ
ール６０は前記第１絶縁膜５８内に、例えばエッチング
により形成され、ビットラインスタッドコンタクト６２
は前記ホール６０内に形成される。望ましくは、前記コ
ンタクト６２(プラグ)は５００-２０００Åの厚さのタ
ングステンより形成される。蒸着についてのガス反応
は、例えば４０torr及び４１５℃でWF6＋SiH4＋H2→W＋
SiF4＋H2よりなされる。典型的なn＋/p＋コンタクト抵
抗値は０.１５m幅のビットラインとn＋コンタクトの場
合にコンタクト当り３００-１０００オームの範囲であ
り、０.２３m幅のビットラインとp＋コンタクトの場合
にはコンタクト当り１.５-５キロオームである。
【００３３】図３は、図２に形成されたビットラインス
タッドコンタクト６２の上部にビットライン６４の形成
を説明するための切断側面図である。
【００３４】本ステップ中にはビットライン６４はスタ
ッド６２A(ビットラインスタッド)上に形成される。周
辺領域で前記ビットライン６４は後続層のスタッドのた
めのビットラインランディングパッドの役割をする。ス
タッド６２B(ビットラインスタッド)はビットラインと
して使われずに上部層との連結のための局部配線の役割
をする。ビットライン物質の蒸着後にフォトレジスト層
(図示せず)をビットライン物質上に形成した後、スタッ
ド６２Bの上部表面を露出しながらパタニングされてビ
ットライン６４(ビットラインパターン)を定義する。こ
のような方法で、ビットラインランディングパッドを含
むビットライン６４とスタッド６２Bは同時に形成され
る。
【００３５】もし、前記スタッド６２A、６２Bがタング
ステンプラグであれば、スタッド６２Aは先ずチタン層
を例えば１００Åの厚さで化学気相蒸着(CVD)により提
供する。次に、TiN層を例えば３００Åの厚さにCVDまた
は原子層蒸着(ALD)により提供した後、タングステン層
を約２０００Åの厚さに提供し、化学機械的研磨により
形成できる。
【００３６】もし、前記スタッド６２A、６２Bがチタン
窒化物(TiN)プラグであれば、スタッド６２Aは先ずチタ
ン(Ti)層を例えば１００Åの厚さにCVDにより形成す
る。次に、TiN層を例えばCVDまたはALDにより１５００
Åの厚さに形成し、化学機械的研磨により形成できる。
【００３７】また、スタッド６２A上のビットライン６
４(ビットラインパターン)の形成は先ずタングステン
(W)を物理気相蒸着(PVD)により８００Åの厚さに蒸着
し、シリコン窒化物キャッピング６６を１５００-２５
００Åの厚さに形成することによって形成できる。
【００３８】図４は、図３に形成されたビットライン６
４及びスタッド６２Bの上部にエッチング阻止層６８の
適用を説明するための切断側面図である。
【００３９】例えば、シリコン窒化物(Si3N4)よりなさ
れたエッチング阻止層６８は約２００-７００Åの厚
さ、望ましくは４００Åの厚さに蒸着される。
【００４０】図５は、周辺領域５６のエッチング阻止層
６８を選択的にマスキングしてセル領域５４のエッチン
グ阻止層６８の選択的エッチングを可能にするために、
図４に形成されたエッチング阻止層６８上にフォトレジ
ストマスク７０の適用を説明するための切断側面図であ
る。セル領域のエッチング阻止層６８のエッチングは一
般的な実施例のようにセル領域のビットライン６４Aの
側面上に側面スペーサ７２を形成する。
【００４１】図６は、下部レベルのスタッド６２Bの上
部に上部層のスタッド７４の形成を説明するための切断
側面図である。
【００４２】第２絶縁膜７６(層間絶縁膜)が、周辺領域
のビットライン６４B及び下地のスタッド６２Bの上部に
形成されたシリコン窒化膜エッチング阻止層６８と前記
シリコン窒化膜エッチング阻止層６８が除去されたアク
ティブセル５２を含む形成された構造物の上部に形成さ
れる。キャパシタ構造物２８がセル領域５４に一般的な
方法で形成される。スタッドホール７８はスタッドカッ
プリング領域８０の下地のスタッド６２Bの側面で下地
の第１絶縁膜５８を過度エッチングせずに、前記ホール
が下地のスタッド６２Bの上部を露出するように前記下
地のエッチング阻止層を垂直ガイドとして第２絶縁膜７
６に形成される。
【００４３】適当な下地のスタッド６２B及び上部スタ
ッド７４の垂直アラインメント及びカップリングのため
に、エッチング阻止層６８は下地の第１絶縁膜５８のエ
ッチング選択比と異なるエッチング選択比を有するよう
に選択される。このような方法で上部のスタッドホール
７８を形成する時、最初のエッチング工程が使われて前
記エッチング阻止層６８の上部まで第２絶縁膜７６を正
確にエッチングする。この後に、エッチング阻止層６８
は二番目のエッチング工程で下地のスタッド６２Bの上
部面及び第１絶縁膜５８の上部表面まで正確にエッチン
グされる。
【００４４】望ましい実施例では、第２絶縁膜７６のエ
ッチングは１５００W、４０mTorr、C4F8＋O2＋Ar、２８
０秒の最初のエッチング工程によってエッチング阻止層
６８の上部表面が露出されるまで行い、その後にエッチ
ング阻止層６８のエッチングは６００W、５０mTorr、C4
F8＋Ar＋H2、１０５秒の二番目のエッチング工程によっ
てスタッドの上部表面が十分に露出されるように下地の
第１絶縁膜５８をエッチング阻止層として用いて行う。
その結果、下地のスタッド６２B上で上部のスタッドホ
ール７８が形成される。
【００４５】周辺領域の他のビットライン、例えばビッ
トラインランディングパッドを含むビットライン６４B
とカップリングさせるために層間スタッド(図示せず)を
形成する類似した工程が前記工程と共に同時または分離
されて適用されうる。
【００４６】図７は、化学機械的研磨の結果としてビッ
トラインエッチング中に発生するスタッド物質のリセス
８２を説明するセル及び周辺領域を含むメモリ素子の切
断側面図である。図８は、本発明によって図７に説明さ
れたリセスを除去するためにエッチング遮断膜８４の利
用を説明するセル及び周辺領域を含むメモリ素子の切断
側面図である。
【００４７】本実施例で、追加的な導電性エッチング遮
断膜８４、例えば１００-３００Åの厚さに形成されたT
iN膜が図２のような下地のスタッド６２の形成後に導入
されうる。次に、ビットライン及びビットラインキャッ
ピング物質層を次第に蒸着する。フォトレジストマスク
を用いて、ビットラインパターン及びスタッドがエッチ
ング遮断層８４により下地のタングステンの侵犯なしに
スタッド６２B上のビットライン物質を除去しながら形
成される。その後、エッチング遮断層８４をビットライ
ンパターン６４A、６４Bをマスクとして除去する。残り
の工程は図４ないし図６と同一に進行される。
【００４８】
【発明の効果】前述したように本発明はエッチング阻止
層６８が下地層のスタッド上に形成される層間接続技術
を提供する。下地層のスタッドは、上部及び下部スタッ
ド間の適切な接続性を確保するように垂直アラインメン
トメカニズムとしてエッチング阻止層を用いてエッチン
グ阻止層を通じて形成される。下地の絶縁膜に比べて他
のエッチング選択比を有するエッチング阻止層を形成す
ることによりエッチング深度の精密度が保証される。
【００４９】さらに、本発明はエッチング阻止層が素子
の周辺領域にのみ存在して後の工程中に構成要素のガス
抜けが可能で、下地のコンタクト及びトランジスターを
適切に直すように適切な後続合金(alloy)過程が可能な
回路及び方法を提供する。
【００５０】本発明は最善の実施例によって詳細に示さ
れ説明されたが、添付した特許請求の範囲によって決ま
る発明の思想や範囲内で本分野の当業者にとって形態及
び細部事項は多様な変化がありえることは明らかであ
る。
【００５１】例えば、一つの金属蒸着ステップ以外に他
の実施例では分離された写真エッチング工程が適用され
てビットラインパターン上の金属コンタクト及びビット
ラインスタッド上の金属コンタクトが形成されうる。
【図面の簡単な説明】
【図１】 セル及び周辺領域を含む従来のメモリ素子の
切断側面図である。
【図２】 本発明によってセル及び周辺領域を含むメモ
リ素子の絶縁膜内のコンタクト形成を説明するための切
断側面図である。
【図３】 本発明によってセル及び周辺領域を含むメモ
リ素子に関する図２のコンタクト上部にビットライン形
成を説明するための切断側面図である。
【図４】 本発明によってセル及び周辺領域を含むメモ
リ素子に関する図３のビットライン上部にエッチング阻
止層の適用を説明するための切断側面図である。
【図５】 本発明によってセル及び周辺領域を含むメモ
リ素子についての周辺領域にエッチング阻止層を覆うた
めに図４に形成されたエッチング阻止層の上部にフォト
レジスト層の適用を説明するための切断側面図である。
【図６】 本発明によってセル及び周辺領域を含むメモ
リ素子について、上部及び下部スタッドを整列するため
に周辺領域エッチング阻止層を整列メカニズムとしてビ
ットライン上部に上部層スタッドの形成を説明するため
の切断側面図である。
【図７】 ビットラインエッチング中に発生するスタッ
ド物質のリセス(recess)を説明するセル及び周辺領域を
含むメモリ素子の切断側面図である。
【図８】 本発明によって図７に説明されたリセスを除
去するためのエッチング遮断層の利用を説明するセル及
び周辺領域を含むメモリ素子の切断側面図である。
【符号の説明】
４８ メモリ素子 ５０ 基板 ５２ アクティブセル ５４ メモリセル領域 ５６ 周辺領域 ５８ 第１絶縁膜(層間絶縁膜) ６０ ホール ６２ ビットラインスタッドコンタクト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 奇南 大韓民国京畿道安養市東安区坪村洞932− ６番地クムマウルライフアパート108棟502 号 Ｆターム(参考） 5F004 AA04 CA01 CA02 CA03 DA00 DA23 DA24 DA26 DB03 DB07 EA12 EA23 EA28 EB03 5F033 JJ18 JJ19 JJ33 KK01 NN37 NN40 PP04 PP06 QQ09 QQ25 QQ37 QQ48 RR04 RR06 TT08 VV16 5F083 AD24 JA39 JA40 KA05 MA05 MA06 MA16 MA19 PR03 PR21 PR22 PR42 PR52

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 第１絶縁膜と、 前記第１絶縁膜内に形成された第１スタッドと、 前記第１スタッドの上部に形成されたエッチング阻止層
    と、 前記エッチング阻止層上部に形成された第２絶縁膜と、 前記第２絶縁膜及び前記エッチング阻止層を通じて形成
    され、前記第１スタッドと電気的な接続がある第２スタ
    ッドとを備えることを特徴とする半導体素子。
  2. 【請求項２】 前記エッチング阻止層及び第２絶縁膜は
    相異なるエッチング選択比を有することを特徴とする請
    求項１に記載の半導体素子。
  3. 【請求項３】 前記第２スタッドは前記第２絶縁膜を前
    記エッチング阻止層まで最初にエッチングした後、前記
    エッチング阻止層をエッチングして第１スタッドが露出
    されるようにエッチングして形成されることを特徴とす
    る請求項２に記載の半導体素子。
  4. 【請求項４】 前記エッチング阻止層はシリコン窒化膜
    を備えることを特徴とする請求項１に記載の半導体素
    子。
  5. 【請求項５】 前記第１スタッドの上部及びエッチング
    阻止層の下にエッチング遮断層をさらに具備することを
    特徴とする請求項１に記載の半導体素子。
  6. 【請求項６】 第１絶縁膜内に互いに水平に配置され、
    導電性ラインを備えた第１回路領域とスタッドを備えた
    第２回路領域と、 前記導電性ライン及びスタッド上部に形成され、前記第
    １回路領域で選択的にパターンされて前記導電性ライン
    の側壁上にスぺーサを提供し、前記第２回路領域を覆う
    エッチング阻止層と、 前記エッチング阻止層の上部に形成された第２絶縁膜
    と、 前記第２絶縁膜及びエッチング阻止層を通じて前記スタ
    ッドの上部領域を露出するように備えられたコンタクト
    ホールと、 前記スタッドと電気的な接続がある、前記コンタクトホ
    ール内に形成されたコンタクト金属とを備えることを特
    徴とする半導体素子。
  7. 【請求項７】 前記第１回路領域はセル領域を備え、前
    記第２回路領域はメモリ素子の周辺領域を備えることを
    特徴とする請求項６に記載の半導体素子。
  8. 【請求項８】 前記導電性ラインはメモリ素子のビット
    ラインを備えることを特徴とする請求項６に記載の半導
    体素子。
  9. 【請求項９】 前記エッチング阻止層はシリコン窒化膜
    を備えることを特徴とする請求項６に記載の半導体素
    子。
  10. 【請求項１０】 前記エッチング阻止層及び第２絶縁膜
    は相異なるエッチング選択比を有することを特徴とする
    請求項６に記載の半導体素子。
  11. 【請求項１１】 前記コンタクトホールは、第２絶縁膜
    からエッチング阻止層までを最初にエッチングした後、
    前記スタッドを露出するように前記エッチング阻止層を
    エッチングすることによって形成されることを特徴とす
    る請求項１０に記載の半導体素子。
  12. 【請求項１２】 前記エッチング阻止層は、第１回路領
    域に導電性ラインのための側面スペーサを形成すること
    を特徴とする請求項６に記載の半導体素子。
  13. 【請求項１３】 前記スタッド上部及びエッチング阻止
    層の下にエッチング遮断層をさらに具備することを特徴
    とする請求項６に記載の半導体素子。
  14. 【請求項１４】 半導体基板に形成され第１及び第２タ
    ーミナルを有する回路と、 前記回路上部に形成された第１絶縁膜と、 前記第１ターミナル上部の第１絶縁膜内に形成されたス
    タッドホールと、 前記第１ターミナルと電気的な接続がある前記スタッド
    ホールに形成された電気的導電性スタッドと、 前記第２ターミナルと電気的な接続がある、前記第２タ
    ーミナル上部の第１絶縁膜上に形成された導電性ライン
    と、 前記第１絶縁膜、スタッド及び導電性ライン上部に形成
    され、前記導電性ラインの側面領域上の絶縁性スペーサ
    を提供するエッチング阻止層と、 前記エッチング阻止層の上部に形成された第２絶縁膜
    と、 前記第２絶縁膜を通じて形成され、及び前記スタッドの
    上部領域まで前記エッチング阻止層を通じて形成された
    コンタクトホールと、 前記スタッドと電気的接続がある、コンタクトホール内
    に形成されたコンタクト金属とを備えることを特徴とす
    る半導体素子。
  15. 【請求項１５】 第１絶縁膜内に互いに水平に配置さ
    れ、導電性ラインを備えた第１回路領域とスタッドを備
    えた第２回路領域と、 前記導電性ライン及びスタッド上部に形成され、前記第
    １回路領域で選択的にパターンされて前記導電性ライン
    の側壁上にスぺーサを提供し、前記第２回路領域を覆う
    エッチング阻止層と、 前記エッチング阻止層の上部に形成された第２絶縁膜
    と、 前記第２絶縁膜及びエッチング阻止層を通じて前記スタ
    ッドの上部領域を露出するように備えられたコンタクト
    ホールと、 前記エッチング阻止層が前記導電性ラインの側面絶縁性
    スペーサを提供するようにし、前記コンタクトホールを
    形成する間にはエッチング阻止の役割を行うように、前
    記スタッドと電気的接続がある、前記コンタクトホール
    内に形成されたコンタクト金属とを備えることを特徴と
    する半導体素子。
  16. 【請求項１６】 半導体回路の上部に第１絶縁膜を形成
    する段階と、 前記第１絶縁膜内に第１スタッドホールを形成し、導電
    性物質を蒸着して前記第１スタッドホール内に第１スタ
    ッドを形成する段階と、 前記第１スタッドの上部にエッチング阻止層を形成する
    段階と、 前記エッチング阻止層の上部に第２絶縁膜を形成する段
    階と、 前記第２絶縁膜及びエッチング阻止層を通じて前記第１
    スタッドの上部領域を露出するように第２スタッドホー
    ルを形成する段階と、 導電性物質を提供して前記第２スタッドホール内に第２
    スタッドを形成する段階とを備えることを特徴とする半
    導体素子の形成方法。
  17. 【請求項１７】 前記エッチング阻止層及び第２絶縁膜
    は相異なるエッチング選択比を有することを特徴とする
    請求項１６に記載の半導体素子の形成方法。
  18. 【請求項１８】 前記第２スタッドホールは第２絶縁膜
    からエッチング阻止層まで最初にエッチングした後、前
    記第１スタッドを露出するように前記エッチング阻止層
    を二番目にエッチングすることによって形成されること
    を特徴とする請求項１７に記載の半導体素子の形成方
    法。
  19. 【請求項１９】 前記第１エッチングは酸化膜エッチン
    グガスで行い、前記第２エッチングは窒化膜エッチング
    ガスを用いて行うことを特徴とする請求項１８に記載の
    半導体素子の形成方法。
  20. 【請求項２０】 前記エッチング阻止層はシリコン窒化
    膜を備えることを特徴とする請求項１６に記載の半導体
    素子の形成方法。
  21. 【請求項２１】 前記第１スタッドホールに導電性物質
    を蒸着する段階と、前記第１スタッド上部にエッチング
    遮断層を形成する段階とをさらに備えることを特徴とす
    る請求項１６に記載の半導体素子の形成方法。
  22. 【請求項２２】 半導体回路の上部に第１絶縁膜を形成
    する段階と、 前記第１絶縁膜上に導電性ラインを備える第１回路領域
    と前記第１絶縁膜を通じてスタッドを備える第２回路領
    域とを形成する段階と、 前記第１及び第２回路領域の上部にエッチング阻止層を
    提供する段階と、 前記第２回路領域のエッチング阻止層を実質的に傷つけ
    ずに残しながら前記第１回路領域のエッチング阻止層を
    選択的に除去することによって前記導電性ラインの側面
    上の第１回路領域に側面スペーサを形成する段階と、 前記第１及び第２回路領域の上部に第２絶縁膜を形成す
    る段階と、 前記第２絶縁膜及びエッチング阻止層を通じて前記スタ
    ッドの上部領域を露出するようにコンタクトホールを形
    成する段階と、 前記コンタクトホールに前記スタッドと電気的接触する
    コンタクト金属を提供する段階とを含んでなされること
    を特徴とする半導体素子の形成方法。
  23. 【請求項２３】 半導体基板に第１及び第２ターミナル
    を有する回路を形成する段階と、 前記回路上部に第１絶縁膜を形成する段階と、 前記第１ターミナルの上部にスタッドホールを形成し、
    前記スタッドホールに前記第１ターミナルと電気的に接
    触する導電性コンタクト金属を形成する段階と、 前記第２ターミナル上部の第１絶縁膜上に形成され、前
    記第２ターミナルと電気的に接触する導電性ラインを形
    成する段階と、 前記第１絶縁膜、スタッド及び導電性
    ライン上部にエッチング阻止層を提供する段階と、 前記エッチング阻止層を選択的に除去して前記導電性ラ
    インの側面領域上に絶縁性スペーサを提供し、前記スタ
    ッド上部の領域にエッチング阻止層を実質的に保有する
    段階と、 前記エッチング阻止層の上部に第２絶縁膜を形成する段
    階と、 前記第２絶縁膜及び前記エッチング阻止層を通じて前記
    スタッドの上部領域までコンタクトホールを提供する段
    階と、 前記コンタクトホールに電気的に導電性コンタクト金属
    を提供する段階とを備えることを特徴とする半導体素子
    の形成方法。
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