KR20020033484A - 식각 저지층이 구비된 비트 라인 스터드 상에 비트 라인랜딩 패드와 비경계 콘택을 갖는 반도체 소자 및 그형성방법 - Google Patents
식각 저지층이 구비된 비트 라인 스터드 상에 비트 라인랜딩 패드와 비경계 콘택을 갖는 반도체 소자 및 그형성방법 Download PDFInfo
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Abstract
연속되는 제조 과정 중에 불순물들의 아웃개싱(outgassing)을 고려하여 다층 회로의 층들 사이에 식각 저지층(etch-stop layer)이 선택적으로 제공된다. 식각 저지층은 하지의 스터드(stud)와 연결된 상부층에 형성된 상층의 스터드의 형성 동안에 얼라인 타겟(alignment target)의 역할을 하게끔 하지의 스터드 상부에 형성된다. 이런 방식으로 다층 회로, 예컨대 메모리 소자는 비교적 조밀한 배열로 제조할 수 있다.
Description
본 발명은 반도체 소자 및 그 형성방법에 관한 것으로, 보다 상세하게는 식각 저지층이 구비된 비트 라인 스터드 상에 비트 라인 랜딩 패드와 비경계 콘택을 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
본 출원은 "국부적 식각 저지층(localized etch stop layer)을 갖는 비트 라인 스터드 상에 비트 라인 랜딩 패드 및 비경계 콘택 및 그 제조방법"이라는 명칭으로 미합중국 출원번호 제09/699,591호와 "보이드(void) 영역 내에 형성된 국부적 식각 저지층을 갖는 비트 라인 스터드 상에 비트 라인 랜딩 패드 및 비경계 콘택 및 그 제조방법"이라는 명칭으로 출원된 미합중국 출원번호 제09/599,589호에 관계된 것으로, 여기에 참고적으로 기재한다.
집적 회로 표면적을 보다 효율적으로 이용하기 위하여, 일반적인 2차원 반도체 기술은 발전되어 현재의 회로는 3차원 형태로 다층 상에 형성된다. 이러한 형태에서, 액티브 소자 및 배선은 적층 관계로 형성된다. 각각의 연속적인 층의 형성중, 본 분야에서 "플러그(plug)" 또는 "스터드(stud)"와 같은 층간 연결 경로는 다양한 액티브 소자와 다른 층들의 전송 라인간을 전기적으로 연결시킨다. 플러그의 정렬을 보조하기 위한 "랜딩 패드(landing pad)" 또는 "탭(tab)"은 상부층으로부터 전기적 신호를 전달하는 플러그를 위한 타겟(target) 역할을 하도록 하부층에 형성된다. 랜딩 패드는 하지의 회로 또는 배선에 연결되고, 회로 또는 배선보다 표면적 면에서 일반적으로 커 플러그를 위해 보다 넓은 허용 오차 타겟으로 작용한다.
이러한 다층 기술은 1기가 바이트(giga byte) 이상의 대용량을 갖는 디램(DRAM) 소자와 같은 고집적 메모리 소자의 설계를 가능하게 한다. 이러한 디램 소자는 작은 디자인 한계 아래서 조밀하면서 효율적으로 배열된 메모리 셀의 다중 어레이를 포함한다. 셀 영역 사이에는 입력/주변 장치등 뿐만 아니라 셀 사이에 위치하는 배선 회로 소자 및 보조 회로 소자를 갖는 주변 영역을 포함한다.
수직 플러그와 수평 방향으로의 배선 선폭(feature) 사이의 오정렬은 결함 및 신뢰성 문제를 유발할 수 있다. 플러그(plug)와 선폭과의 정렬을 확보하기 위하여, 선폭은 정하여진 크기 예컨대, 랜딩 패드 사용을 통하여 요구되는 것 보다 더 크게 제작된다. 보다 크게 제작되는 선폭 영역은 당업계에서 수직 콘택홀 주변의 "경계(border)"로 지칭된다. 그러므로 어떠한 과도한 경계 영역은 회로 밀도상에서 좋지 않은 영향을 미친다.
경계 영역이 감소 또는 제거되는 다층 배선은 과거에도 시도되었다. 이러한 시도는 미합중국 특허번호 제6,083,824호, 제5,612,254호 및 제4,966,870호에 개시된 회로 및 제조 공정을 포함한다.
어느 정도 까지 회로의 패킹(packing) 밀도는 회로부간의 금속 배선이 서로간의 침범 없이 얼마나 밀접하게 형성될 수 있느냐에 의하여 제한된다. 이러한 제한은 일 층의 콘택과 다른 층의 콘택간의 분리를 제어하는 디자인 룰에 의하여 규정되며, 콘택 주변의 경계 영역 또는 허용 오차에 대한 디자인 룰에 의하여 규정된다.
그 밖의 시도들은 층간 배선용 홀의 높은 어스펙트비(aspect ratio) 의 감소 방향으로 진행되고 있다. 여기서, 어스펙트비는 홀의 폭에 대한 홀의 높이를 나타낸다. 일반적으로 깊은 홀일수록, 홀을 제작하기 어렵다. 하지의 회로의 라인, 예컨대, 디램 메모리 소자의 비트 라인을 랜딩 패드로 사용하여, 배선홀의 어스펙트비를 상당량 감소시킬 수 있다.
전형적인 다층 디램 메모리 소자(20)는 도 1에 도시되어 있다. 메모리 소자(20)는 셀 영역(22, cell region) 및 주변 영역(24, peripheral region)을 포함한다. 셀 영역(22)은 데이터 저장 소자로 제공되며 수직으로 배열된 커패시터(28)와 연결되는 액티브 스위칭 소자를 포함한다. 셀 비트 라인(26)은 주변 회로 영역(24)과 셀 영역(22) 사이에 데이터를 전달하기 위한 배선의 역할을 한다. 주변 영역(24)은 다양한 액티브 소자와 서로 다른 층들의 도전 배선간을 전기적으로 연결하는 국부 배선 또는 스터드의 기능을 하는 수개의 비트 라인(32)을 포함한다. 절연성의 산화막(38)은 비트 라인(32) 상부에 형성되고, 배선 스터드(34)는 산화막(38)을 통하여 오픈 되고, 비트 라인(32)과 콘택된다.
비트 라인(32)이 국부 배선, 예를 들어, 특히 센스 앰플리파이어(senseamplifier) 영역에서 이용될 때, 회로층들은 매우 조밀하게 밀집될 수 있다. 예를 들어, 상부부층으로부터 비트 라인(32)을 억세스하도록, 비트 라인 사이의 영역(30)은 횡방향에서는 인접하는 비트 라인(32) 간의 콘택을 피해야 함과 동시에 종방향에서는 홀이 적절한 깊이로 형성되도록 정확하게 에칭되어야 스터드 배선홀이 형성된다. 이는 디램 소자의 센스 앰플리파이어와 같은 주변 영역(24)은 종종 다양한 배선 경로로 조밀하게 배열되기 때문에, 종방향 스터드 배선의 단면적은 축소되어야 한다. 그러므로, 현재의 제조 공정의 사용으로 달성하기 어려운 높은 어스펙트 비를 갖는 스터드의 형성이 지속적으로 요구된다.
접속 스터드를 형성하는 현재의 기술은 몇가지 공정 한계에 직면해 있다. 이러한 공정 한계로서 스터드 홀의 형성중 스터드 홀이 하지의 비트 라인과 횡방향으로의 오정렬, 즉 수평 방향의 오정렬(mis-alignment)을 포함한다. 또한, 공정 한계로서 종방향 오정렬도 포함된다. 이렇게 종방향 오정렬이 발생되면, 스터드 홀은 하지의 비트 라인(32)과 콘택을 이루기 어려울 만큼 충분히 깊게 식각되지 않거나, 도 1의 참조번호 36에 도시된 바와 같이 스터드 홀이 너무 깊게 식각되어 비트 라인(32)까지 식각된다.
정렬 정확도를 개선하기 위하여, 미합중국 특허번호 제5,895,239호에서는 비트 라인 스터드와 함께 비트 라인 랜딩 패드를 채용하는 기술이 개시되었다. 그러나, 이러한 시도는 비트 라인 상부에서의 최소 선폭 및 상부 연결 스터드의 저부에서 최대 선폭을 제공할 수 있도록, 랜딩 패드를 포함하는 비트 라인의 상부 부분 및 상부 접속 스터드의 하부 부분 중 어느 하나 또는 모두에 엄격한 허용오차(tolerance)를 요구한다. 좁은 스터드 하부는 콘택 저항의 증가를 유도하면서 정확한 제작을 어렵게 하는 어스펙트비를 증대시키는 반면, 넓은 스터드 상부는 회로 밀도 고려에 있어서 제한적이다. 스터드의 종방향 정렬을 이루기 위한 대책이 없으므로, 스터드 홀이 하지의 비트 라인과 약간이라도 오정렬되면, 스터드에 인접하는 하지의 층간 절연막내에 보이드가 형성될 수 있다.
다층 배선에 대한 또 다른 시도가 미합중국 특허 제5,891,799호에 개시되어 있다. 본 시도에서, 예를 들어 실리콘 질화물 마스킹층(Si3N4)과 같은 식각 저지층이 층간 절연막(SiO2) 상부에 형성된다. 스터드 홀이 하부층에 연결하기 위한 스터드의 증착을 위하여 마스크층 및 하지의 절연막에 형성된다. 스터드가 형성되면, 마스크층은 후에 상부층을 통하여 형성된 스터드용 랜딩 패드의 최종 형성을 위한 식각 기준으로 작용한다. 그러나, 이러한 기술은 많은 제한점이 있다. 실리콘 질화물 마스킹층은 심한 스트레스를 견디는 물질이며, 전체 회로 상부의 층으로 전체적으로 형성되고, 이러한 구성으로 인하여 다양한 층들 상부에서 회로-왜곡을 유발할 수 있는 과도한 스트레스가 발생된다. 또한, 회로의 높은 밀도로 기인하여, 마스킹층은 이후의 고온 공정중, 층간 절연막내 포함되어 있는 C, F 및 Cl과 같은 불순물이 아웃개싱(outgassing)되는 것을 차단한다. 아울러, 잔류하는 실리콘 질화물 마스킹층은 일반적인 합금 공정중 H2및 O2의 유입을 차단할 수 있어, 상부 및 하부 금속층 사이의 도전 접착 특성에 심각한 영향을 미친다.
더욱이, 실리콘 질화물 마스킹층이 비트 라인 사이에 적용되기 때문에, 이러한 공정은 일반적인 메모리 제조 공정에 적절치 않다. 도 1을 다시 참조하면, 셀 비트 라인(26A)의 각각의 측벽에 형성되는 절연 스페이서(40A, 40B)는 셀 비트 라인(26A) 및 커패시터(28) 사이의 쇼트를 방지한다. 이러한 스페이서(40A)를 형성하기 위하여, 비트 라인들(26A, 26B)) 사이에 삽입되어질 커패시터(28)를 위한 공간을 확보하도록, 인접하는 비트 라인들(26A, 26B) 사이의 어떠한 마스킹층도 제거해야할 필요가 있다. 그러나, 이러한 공정으로 커패시터와 비트 라인들(26A, 26B)을 절연시키기 위하여 필요한 비트 라인들(26A, 26B) 상부에 형성된 절연막들(42A, 42B)도 제거될 수 있다. 또한, 이 공정에 의하여 비트 라인(32) 주변 영역의 양측상의 마스킹층도 제거되어, 우선적으로 마스킹층을 형성하는 목적을 달성할 수 없다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 종래 기술의 극복할 수 있는 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 적합한 형성방법을 제공하는 데 있다.
도 1은 셀 및 주변 영역을 포함하는 종래의 메모리 소자의 절단 측면도이다.
도 2는 본 발명에 따라 셀 및 주변 영역을 포함하는 메모리 소자에 대한 절연막 내의 콘택 형성의 절단 측면도이다.
도 3은 본 발명에 따라 셀 및 주변 영역을 포함하는 메모리 소자에 대한 도 2에 형성된 콘택 상부에 비트 라인의 형성의 절단 측면도이다.
도 4는 본 발명에 따라 셀 및 주변 영역을 포함하는 메모리 소자에 대한 도 3에 형성된 비트 라인 상부에 식각 저지층의 적용의 절단 측면도이다.
도 5는 본 발명에 따라 셀 및 주변 영역을 포함하는 메모리 소자에 대한 주변 영역에 식각 저지층을 덮기 위하여 도 4에 형성된 식각 저지층 상부에 포토레지스트층 적용의 절단 측면도이다.
도 6은 본 발명에 따라 셀 및 주변 영역을 포함하는 메모리 소자에 대해 상부 및 하부 스터드를 정렬하기 위해 주변 영역 식각 저지층을 정렬 메카니즘으로 이용하여 비트 라인 상부에 형성된 상부층 스터드 형성의 절단 측면도이다.
도 7은 비트 라인 식각 동안에 발생하는 스터드 물질의 리세스(recess)를 설명하는 셀 및 주변 영역을 포함하는 메모리 소자의 절단 측면도이다.
도 8은 본 발명에 따라 도 7에 설명된 리세스를 제거하기 위한 식각 차단층(etch-blocking layer)의 이용을 설명하는 셀 및 주변 영역을 포함하는 메모리 소자의 절단 측면도이다.
본 발명은 후의 제조과정 동안에 아웃개싱을 고려하여 하지의 절연막의 소정 영역에만 선택적으로 패터닝된 식각 저지층을 제공한다. 또한, 식각 저지층이 상층에 형성된 상부의 스터드의 형성 동안에 하지의 스터드 상에 형성될 수 있다.
상기 기술적 과제를 달성하기 위하여, 일 관점에서 본 발명은 제1 절연막과상기 제1 절연막 내에 형성된 제1 스터드로 이루어지는 반도체 소자에 관한 것이다. 상기 제1 스터드의 상부에는 식각 저지층이 형성되고 상기 식각 저지층 상부에는 제2 절연막이 형성된다. 상기 제2 절연막 및 상기 식각 저지층을 통하여 형성되고 상기 제1 스터드와는 전기적인 접속이 있는 제2 스터드가 형성된다.
바람직한 실시예에서, 상기 식각 저지층 및 제2 절연막은 서로 다른 식각 선택비를 갖는다. 상기 제2 스터드는 상기 제2 절연막을 상기 식각 저지층까지 제1 식각한 후, 상기 식각 저지층을 식각하여 제1 스터드가 노출되도록 하여 형성될 수 있다. 바람직하게, 상기 식각 저지층은 실리콘 질화막으로 이루어질 수 있다. 상기 제1 스터드의 상부 및 식각 저지층 아래에 식각 차단층을 더 제공할 수 있다.
또 다른 관점에서, 본 발명은 제1 절연막 내에 서로 수평하게 배치되고, 도전성 라인으로 구성된 제1 회로 영역과 스터드로 구성된 제2 회로 영역을 구비하는 반도체 소자에 관한 것이다. 상기 도전성 라인 및 스터드 상부에 형성되고 상기 제1 회로 영역에서 선택적으로 패턴되어 상기 도전성 라인의 측벽 상에 스페이서로 형성되고 상기 제2 회로 영역을 덮는 식각 저지층이 형성된다. 상기 식각 저지층 상부에 제2 절연막이 형성되고, 상기 제2 절연막 및 식각 저지층을 통하여 상기 스터드의 상부 영역을 노출하도록 콘택홀이 마련된다. 상기 스터드와 전기적으로 접속하면서 상기 콘택홀 내에 콘택 금속이 제공된다.
바람직하게, 상기 제1 회로 영역은 셀 영역을 구성하고, 상기 제2 회로 영역은 메모리 소자의 주변 영역을 구성한다. 상기 도전성 라인은 메모리 소자의 비트 라인을 구성한다.
상기 식각 저지층은 실리콘 질화막으로 이루어질 수 있다. 상기 식각 저지층 및 제2 절연막은 서로 다른 식각 선택비를 가질 수 있다. 상기 콘택홀은 제2 절연막에서 식각 저지층까지를 첫 번째로 식각한 후, 상기 스터드를 노출하도록 상기 식각 저지층을 식각함으로써 형성될 수 있다. 상기 식각 저지층은 제1 회로 영역에 도전성 라인을 위한 측면 스페이서를 형성할 수 있다. 상기 스터드 상부 및 식각 저지층 아래에 식각 차단층을 더 구비할 수 있다.
또 다른 관점에서, 본 발명은 반도체 기판에 제1 및 제2 터미널(terminal)을 갖는 회로를 구비하는 반도체 소자에 관한 것이다. 상기 회로 상부에 제1 절연막이 형성되고, 상기 제1 터미널 상부의 제1 절연막 내에 스터드 홀이 형성된다. 상기 제1 터미널을 전기적으로 접촉하면서 상기 스터드 홀에 전기적 도전성 스터드가 형성된다. 상기 제2 터미널과 전기적으로 접촉하면서 상기 제2 터미널 상부의 제1 절연막 상에 도전성 라인이 형성된다. 상기 제1 절연막, 스터드 및 도전성 라인 상부에 상기 도전성 라인의 측면 영역 상의 절연성 스페이서들을 제공하는 식각 저지층이 형성된다. 상기 식각 저지층 상부에 제2 절연막이 형성되고, 상기 제2 절연막을 통하여 형성되고, 및 상기 스터드의 상부 영역까지 상기 식각 저지층을 통하여 콘택홀이 형성된다. 상기 스터드와 전기적으로 접촉하면서 콘택홀 내에 콘택 금속이 형성된다.
또 다른 관점에서, 본 발명은 제1 절연막 내에 서로 수평하게 배치되고, 도전성 라인으로 구성된 제1 회로 영역과 스터드로 구성된 제2 회로 영역을 구비하는 반도체 소자에 관한 것이다. 상기 도전성 라인 및 스터드 상부에 형성되고 상기제1 회로 영역에서 선택적으로 패턴되어 상기 도전성 라인의 측벽 상에 스페이서로 형성되고 상기 제2 회로 영역을 덮는 식각 저지층이 형성된다. 상기 식각 저지층 상부에 제2 절연막이 형성되고, 상기 제2 절연막 및 식각 저지층을 통하여 상기 스터드의 상부 영역을 노출하도록 콘택홀이 마련된다. 상기 식각 저지층이 도전성 라인의 측면 절연성 스페이서를 형성하도록 하고 상기 콘택홀의 형성동안에는 식각 저지 역할을 수행하게 하도록 상기 스터드와 전기적으로 접촉하면서 상기 콘택홀 내에 제공된 콘택 금속이 제공된다.
상기 다른 기술적 과제를 달성하기 위하여, 일 관점에서, 본 발명은 반도체 소자의 형성 방법에 관한 것이다. 반도체 회로 상부에 제1 절연막을 형성한다. 상기 제1 절연막 내에 제1 스터드 홀을 제공되고, 도전성 물질을 증착하여 상기 제1 스터드 홀 내에 제1 스터드를 형성한다. 상기 제1 스터드 상부에 식각 저지층이 제공되고, 상기 식각 저지층 상부에 제2 절연막이 제공된다. 상기 제2 절연막 및 식각 저지층을 통하여 상기 제1 스터드의 상부 영역을 노출하도록 제2 스터드 홀이 제공된다. 도전성 물질을 제공하여 상기 제2 스터드 홀 내에 제2 스터드를 형성한다.
바람직한 실시예에서, 상기 제2 스터드 홀은 제2 절연막을 식각 저지층까지 첫 번째로 식각한 후, 상기 제1 스터드를 노출하도록 상기 식각 저지층을 두 번째로 식각함으로써 형성된다. 상기 제1 식각은 산화막 식각 가스로 수행할 수 있고, 상기 제2 식각은 질화막 식각 가스를 이용하여 수행할 수 있다.
또 다른 관점에서, 본 발명은 반도체 소자의 형성 방법에 관한 것이다. 반도체 회로 상부에 제1 절연막을 형성한다. 상기 제1 절연막 상에 도전성 라인으로 이루어지는 제1 회로 영역과 상기 제1 절연막을 통하여 스터드로 이루어지는 제2 회로 영역을 형성한다. 상기 제1 및 제2 회로 영역 상부에 식각 저지층을 형성한다. 상기 제2 회로 영역의 식각 저지층을 실질적으로 손상시키지 않게 남기면서 상기 제1 회로 영역의 식각 저지층을 선택적으로 제거함으로써 상기 도전성 라인의 측면들 상의 제1 회로 영역에 측면 스페이서를 형성한다. 상기 제1 및 제2 회로 영역 상부에 제2 절연막을 형성한다. 상기 제2 절연막 및 식각 저지층을 통하여 상기 스터드의 상부 영역을 노출하도록 콘택홀을 제공한다. 상기 콘택홀에 상기 스터드가 전기적으로 접촉하는 콘택 금속을 제공한다.
또 다른 관점에서, 본 발명은 반도체 소자 형성 방법에 관한 것이다. 반도체 기판에 제1 및 제2 터미널을 갖는 회로를 형성한다. 상기 회로 상부에 제1 절연막을 형성하고, 상기 제1 터미널 상부에 스터드 홀을 형성한다. 상기 스터드 홀에 상기 제1 터미널과 전기적으로 접촉하는 도전성 콘택 금속을 형성한다. 상기 제2 터미널 상부의 제1 절연막 상에 형성되고 상기 제2 터미널과 전기적으로 접촉하는 도전성 라인을 형성한다. 상기 제1 절연막, 스터드 및 도전성 라인 상부에 식각 저지층을 제공한다. 상기 식각 저지층을 선택적으로 제거하여 상기 도전성 라인의 측면 영역 상에 절연성 스페이서를 제공하고, 상기 스터드 상부의 영역에 식각 저지층을 실질적으로 보유한다. 상기 식각 저지층 상부에 제2 절연막을 형성한다. 상기 제2 절연막 및 상기 식각 저지층을 통하여 상기 스터드의 상부 영역까지 콘택홀을 제공한다. 상기 콘택홀에 전기적으로 도전성 콘택 금속을 제공한다.
이하, 첨부 도면에 도시된 바와 같이 본 발명의 목적, 특징(features) 및 잇점(advantage)은 바람직한 실시예의 보다 자세한 설명을 통하여 명확해질 것이다. 첨부 도면에서, 동일한 참조번호들은 동일한 부재를 나타낸다. 도면은 반드시 축적이 필요한 것은 아니고 대신에 본 발명의 원리를 강조하여 설명하도록 제공되는 것이다. 상세한 설명을 통하여, 본 발명의 원리들은 셀 및 주변 영역을 갖는 메모리 소자의 분야에서 설명된다. 여기에 개시된 본 발명의 공정 및 회로가 다른 다층 회로 실시예에도 동일하게 적용할 수 있다는 것은 당업자에게는 분명하다.
도 2는 본 발명에 따라 셀 및 주변 영역을 포함하는 메모리 소자를 위해 절연막 내의 콘택 초기 형성의 절단 측면도이다.
액티브 셀(52)이 메모리 소자(48)의 기판(50)에 형성된다. 상기 메모리 소자(48)는 치밀하게 집적화된 메모리 셀, 데이터 라인, 및 어드레스 라인을 구비하는 셀 영역(54) 및 배선 라인, 주변 회로 소자, 예컨대 입력/출력 회로 소자를 포함하고 상기 메모리 셀 영역(54)을 서비스하는 주변 영역(56)을 포함한다. 공통적으로, 메모리 소자 응용 분야에서 상기 데이터 라인 및 주변 배선 라인은 여기서는 비트 라인들로 칭한다. 그러나, 상술한 바와 같이, 본 발명은 층간 배선을 요구하는 다른 회로에도 동일하게 응용할 수 있다.
제1 절연막(58, 층간 절연막), 예컨대 SiO2는 액티브 셀(52) 및 기판(50) 상에 형성된다. 홀(60)은 상기 제1 절연막(58) 내에, 예컨대 식각에 의해 형성되고, 비트 라인 스터드 콘택(62)은 상기 홀(60) 내에 제공된다. 바람직하게, 상기 콘택(62, 플러그)은 500-2000Å의 두께로 텅스텐으로 형성된다. 증착에 대한 가스반응은 예컨대 40 torr 및 415℃에서 WF + SiH4+ H2→ W + SiF4+ H2로 이루어진다. 전형적인 n+/p+ 콘택 저항값은 0.15㎛의 넓은 비트 라인과 n+ 콘택인 경우에 콘택당 300-1000 오옴의 범위이고, 0.23㎛의 비트 라인과 p+ 콘택인 경우에는 콘택당 1.5-5 킬로오옴이다.
도 3은 도 2에 형성된 비트 라인 스터드 콘택(62) 상부의 비트 라인(64)의 형성의 절단 측면도이다.
본 스텝 동안에는 비트 라인(64)은 스터드(62A, 비트 라인 스터드) 상에 형성된다. 주변 영역에서 상기 비트 라인(64)은 후속층의 스터드를 위한 비트 라인 랜딩 패드 역할을 한다. 스터드(62B, 비트 라인 스터드)는 비트 라인으로 제공되지 않고 상부층을 위한 배선 역할을 한다. 비트 라인 물질의 증착 다음에 포토레지스트층(도시 안함)을 비트 라인 물질 상에 형성한 다음, 스터드(62B)의 상부 표면을 노출하면서 패터닝되어 비트 라인(64, 비트 라인 패턴)을 정의한다. 이와 같은 방법에서, 비트 라인 랜딩 패드를 포함하는 비트 라인(64)과 스터드(62B)는 동시에 형성된다.
만약, 상기 스터드(62A, 62B)가 텅스텐 플러그라면, 스터드(62A)는 먼저 타이타늄(Ti)층을 예컨대 100Å의 두께로 화학기상증착(CVD)에 의해 제공한다. 다음에, TiN층을 예컨대 300Å의 두께로 화학기상증착(CVD) 또는 원자층증착(ALD)에 의해 제공한 다음, 텅스텐층을 대략 2000Å의 두께로 제공하고, 화학기계적연마에 의해 형성될 수 있다.
만약, 상기 스터드(62A, 62B)가 타이타늄 질화물(TiN) 플러그라면,스터드(62A)는 먼저 타이타늄(Ti)층을 예컨대 100Å의 두께로 화학기상증착(CVD)에 의해 제공한다. 다음에, TiN층을 예컨대 300Å의 두께로 화학기상증착(CVD) 또는 원자층증착(ALD)에 의해 1500Å의 두께로 제공하고, 화학기계적연마에 의해 형성될 수 있다.
또한, 스터드(62A) 상의 비트 라인(64, 비트 라인 패턴)의 형성은 우선 텅스텐(W)을 물리기상증착(PVD)에 의해 800Å의 두께로 증착하고, 실리콘 질화물 캡핑층(66)을 1500-2500Å의 두께로 제공함으로써 형성될 수 있다.
도 4는 도 3에 형성된 비트 라인(64) 및 스터드(62B)의 상부에 식각 저지층(68)의 적용의 절단 측면도이다.
예컨대 실리콘 질화물(Si3N4)로 이루어진 식각 저지층(68)은 대략 200-700Å의 두께, 바람직하게는 400Å의 두께로 증착된다.
도 5는 주변 영역(56)의 식각 저지층(68)을 선택적으로 마스킹하여 셀 영역(54)의 식각 저지층(68)의 선택적 식각이 가능하게 하기 위하여, 도 4에 형성된 식각 저지층(68) 상에 포토레지스트 마스크(70)의 적용에 관한 절단 측면도이다. 셀 영역의 식각 저지층(68)의 식각은 일반적인 실시예와 같이 셀 영역의 비트 라인(64A)의 측면 상에 측면 스페이서(72)를 형성한다.
도 6은 하부 레벨의 스터드(62B) 상부에 상부층의 스터드(74)의 형성의 절단 측면도이다.
제2 절연막(76, 층간 절연막)이 비트 라인(64B) 상의 식각 저지층(68) 및 주변 영역(56)의 하지의 스터드(62B), 및 셀 영역(54)의 측면 스페이서(72)를 갖는액티브 셀(52)을 포함하는 결과 구조물 상부에 형성된다. 커패시터 구조물(28)이 셀 영역(54)에 일반적인 방법으로 형성된다. 스터드 홀(78)이 스터드 커플링 영역(80)의 하지의 스터드(62B)의 측면들에서 하지의 제1 절연막(58)을 과도식각없이 상기 홀이 하지의 스터드(62B)의 상부를 노출하도록 하는 상기 하지의 식각 저지층을 수직 가이드로 하여 제2 절연막(76)에 형성된다.
적당한 하지의 스터드(62B) 및 상부 스터드(74)의 수직 얼라인먼트 및 커플링을 위하여, 식각 저지층(68)은 하지의 제1 절연막(58)의 식각선택비에 비해 다른 식각 선택비를 갖게 선택된다. 이런 방법으로 상부의 스터드 홀(78)을 형성할 때, 첫 번째 식각 공정이 사용되어 상기 식각 저지층(68)의 상부로 제2 절연막(76)을 정확하게 에칭한다. 이 다음에, 식각 저지층(68)은 두 번째 식각공정에서 하지의 스터드(62B)의 상부면 및 제1 절연막(58)의 상부 표면으로 정확히 식각된다.
바람직한 실시예에서, 제2 절연막(76)의 식각은 식각 저지층(68)의 상부 표면이 1500W, 40mTorr, C4F8+ O2+ Ar, 280초의 첫 번째 식각 공정에 의하여 노출될 때까지 수행하고, 그 다음에 식각 저지층(68)의 식각은 600W, 50mTorr, C4F8+ Ar + H2, 105초의 두 번째 식각 공정에 의하여 스터드들의 상부 표면이 충분히 노출되도록 하지의 제1 절연막(58)을 식각 저지층으로 이용하여 수행한다. 그 결과, 하지의 스터드(62B) 상에서 상부의 스터드 홀(78)이 제공된다.
주변영역의 다른 비트라인, 예컨대 비트 라인 랜딩 패드를 포함하는 비트 라인(64B)과 커플링되게 하기 위하여 층간 스터드(도면에는 미도시)을 제공하는 비슷한 공정이 상기 공정과 함께 동시 또는 분리되어 적용될 수 있다.
도 7은 화학기계적연마의 결과로서 비트 라인 식각 동안에 발생하는 스터드 물질의 리세스(82)을 설명하는 셀 및 주변 영역을 포함하는 메모리 소자의 절단 측면도이다. 도 8은 본 발명에 따라 도 7에 설명된 리세스를 제거하기 위하여 식각 방지막(84)의 이용을 설명하는 셀 및 주변 영역을 포함하는 메모리 소자의 절단 측면도이다.
본 실시예에서, 추가적인 도전성 식각 방지막(84), 예컨대 100-300Å의 깊이로 형성된 TiN막이 도 2와 같은 하지의 스터드(62)의 형성 다음에 도입될 수 있다. 다음에, 비트 라인 및 비트 라인 캡핑 물질층을 순차적으로 증착된다. 포토레지스트 마스크를 이용하여, 비트 라인 패턴 및 스터드가 식각 차단층(84)으로 인해 하지의 텅스텐의 침범 없이 스터드(62B) 상의 비트 라인 물질을 제거하면서 제공된다.
상술한 바와 같이 본 발명은 식각 저지층(68)이 하지층의 스터드 상에 형성되는 층간 접속 기술을 제공한다. 하지층의 스터드는 상부 및 하부 스터드 사이의 적절한 접속성을 확보하도록 수직 얼라인먼트 메카니즘으로써 식각 저지층을 이용하여 식각 저지층을 통하여 형성된다. 하지의 절연막에 비해 다른 식각 선택비를 갖는 식각 저지층을 제공함에 의해 식각 깊이 정밀도가 보장된다.
더하여 본 발명은 식각 저지층이 소자의 주변 영역에만 존재하여 후 공정 동안에 구성요소들의 아웃개싱이 가능하고, 하지의 콘택 및 트랜지스터를 적절히 치유하게끔 적절한 후속 얼로이(alloy) 과정이 가능한 회로 및 방법을 제공한다.
본 발명은 최선의 실시예에 따라 상세하게 보여지고 설명되었지만, 첨부된 클레임에 의하여 정해지는 발명의 사상이나 범위를 벗어나지 않고 본 분야의 당업자에 의해 형태 및 세부 사항은 다양한 변화가 있을 수 있다는 것은 자명하다.
예컨대, 하나의 금속 증착 스텝 이외에 다른 실시예에서는 분리된 사진식각공정이 적용되어 비트 라인 패턴 상의 금속 콘택 및 비트 라인 스터드 상의 금속 콘택이 제공될 수 있다.
Claims (24)
- 제1 절연막;상기 제1 절연막 내에 형성된 제1 스터드;상기 제1 스터드의 상부에 형성된 식각 저지층;상기 식각 저지층 상부에 형성된 제2 절연막; 및상기 제2 절연막 및 상기 식각 저지층을 통하여 형성되고 상기 제1 스터드와는 전기적인 접속이 있는 제2 스터드를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 식각 저지층 및 제2 절연막은 서로 다른 식각 선택비를 갖는 것을 특징으로 하는 반도체 소자.
- 제2항에 있어서, 상기 제2 스터드는 상기 제2 절연막을 상기 식각 저지층까지 첫 번째로 식각한 후, 상기 식각 저지층을 식각하여 제1 스터드가 노출되도록 식각하여 형성되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 식각 저지층은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 제1 스터드의 상부 및 식각 저지층 아래에 식각 차단층을 더 구비하는 것을 특징으로 하는 반도체 소자.
- 제1 절연막 내에 서로 수평하게 배치되고, 도전성 라인으로 구성된 제1 회로 영역과 스터드로 구성된 제2 회로 영역;상기 도전성 라인 및 스터드 상부에 형성되고 상기 제1 회로 영역에서 선택적으로 패턴되어 상기 도전성 라인의 측벽 상에 스페이서로 형성되고 상기 제2 회로 영역을 덮는 식각 저지층;상기 식각 저지층 상부에 형성된 제2 절연막;상기 제2 절연막 및 식각 저지층을 통하여 상기 스터드의 상부 영역을 노출하도록 마련된 콘택홀; 및상기 스터드와 전기적으로 접속하면서 상기 콘택홀 내에 제공된 콘택 금속을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
- 제6항에 있어서, 상기 제1 회로 영역은 셀 영역으로 이루어지고, 상기 제2 회로 영역은 메모리 소자의 주변 영역으로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제6항에 있어서, 상기 도전성 라인은 메모리 소자의 비트 라인으로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제6항에 있어서, 상기 식각 저지층은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
- 제6항에 있어서, 상기 식각 저지층 및 제2 절연막은 서로 다른 식각 선택비를 갖는 것을 특징으로 하는 반도체 소자.
- 제10항에 있어서, 상기 콘택홀은 제2 절연막에서 식각 저지층까지를 첫 번째로 식각한 후, 상기 스터드를 노출하도록 상기 식각 저지층을 식각함으로써 형성되는 것을 특징으로 하는 반도체 소자.
- 제6항에 있어서, 상기 식각 저지층은 제1 회로 영역에 도전성 라인을 위한 측면 스페이서를 형성하는 것을 특징으로 하는 반도체 소자.
- 제6항에 있어서, 상기 스터드 상부 및 식각 저지층 아래에 식각 차단층을 더 구비하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판에 형성되고 제1 및 제2 터미널을 갖는 회로;상기 회로 상부에 형성된 제1 절연막;상기 제1 터미널 상부의 제1 절연막 내에 형성된 스터드 홀;상기 제1 터미널을 전기적으로 접촉하면서 상기 스터드 홀에 형성된 전기적 도전성 스터드;상기 제2 터미널과 전기적으로 접촉하면서 상기 제2 터미널 상부의 제1 절연막 상에 형성된 도전성 라인;상기 제1 절연막, 스터드 및 도전성 라인 상부에 형성되고 상기 도전성 라인의 측면 영역 상의 절연성 스페이서들을 제공하는 식각 저지층;상기 식각 저지층 상부에 형성된 제2 절연막;상기 제2 절연막을 통하여 형성되고, 및 상기 스터드의 상부 영역까지 상기 식각 저지층를 통하여 형성된 콘택홀; 및상기 스터드와 전기적으로 접촉하면서 콘택홀 내에 형성된 콘택 금속을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
- 제1 절연막 내에 서로 수평하게 배치되고, 도전성 라인으로 구성된 제1 회로영역과 스터드로 구성된 제2 회로 영역;상기 도전성 라인 및 스터드 상부에 형성되고 상기 제1 회로 영역에서 선택적으로 패턴되어 상기 도전성 라인의 측벽 상에 스페이서로 형성되고 상기 제2 회로 영역을 덮는 식각 저지층;상기 식각 저지층 상부에 형성된 제2 절연막;상기 제2 절연막 및 식각 저지층을 통하여 상기 스터드의 상부 영역을 노출하도록 마련된 콘택홀; 및상기 식각 저지층이 상기 도전성 라인의 측면 절연성 스페이서를 형성하도록 하고 상기 콘택홀의 형성 동안에는 식각 저지 역할을 수행하도록 상기 스터드와 전기적으로 접촉하면서 상기 콘택홀 내에 제공된 콘택 금속을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
- 반도체 회로 상부에 제1 절연막을 형성하는 단계;상기 제1 절연막 내에 제1 스터드 홀을 제공하고, 도전성 물질을 증착하여 상기 제1 스터드 홀 내에 제1 스터드를 형성하는 단계;상기 제1 스터드 상부에 식각 저지층을 제공하는 단계;상기 식각 저지층 상부에 제2 절연막을 형성하는 단계;상기 제2 절연막 및 식각 저지층을 통하여 상기 제1 스터드의 상부 영역을 노출하도록 제2 스터드 홀을 제공하는 단계; 및도전성 물질을 제공하여 상기 제2 스터드 홀 내에 제2 스터드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제16항에 있어서, 상기 식각 저지층을 제공하는 단계는 실리콘 질화막 식각 저지층을 제공하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제16항에 있어서, 상기 식각 저지층 및 제2 절연막은 서로 다른 식각 선택비를 갖는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제18항에 있어서, 상기 제2 스터드 홀은 제2 절연막을 식각 저지층까지를 첫 번째로 식각한 후, 상기 제1 스터드를 노출하도록 상기 식각 저지층을 두 번째로 식각함으로써 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제19항에 있어서, 상기 제1 식각은 산화막 식각 가스를 가지고 수행하고, 상기 제2 식각은 질화막 식각 가스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제16항에 있어서, 상기 식각 저지층은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제16항에 있어서, 상기 제1 스터드 홀에 도전성 물질을 증착하는 단계와, 상기 제1 스터드 상부에 식각 방지층을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 반도체 회로 상부에 제1 절연막을 형성하는 단계;상기 제1 절연막 상에 도전성 라인으로 이루어지는 제1 회로 영역과 상기 제1 절연막을 통하여 스터드로 이루어지는 제2 회로 영역을 형성하는 단계;상기 제1 및 제2 회로 영역 상부에 식각 저지층을 제공하는 단계;상기 제2 회로 영역의 식각 저지층을 실질적으로 손상시키지 않게 남기면서 상기 제1 회로 영역의 식각 저지층을 선택적으로 제거함으로써 상기 도전성 라인의 측면 상의 제1 회로 영역에 측면 스페이서를 형성하는 단계;상기 제1 및 제2 회로 영역 상부에 제2 절연막을 형성하는 단계;상기 제2 절연막 및 식각 저지층을 통하여 상기 스터드의 상부 영역을 노출하도록 콘택홀을 제공하는 단계; 및상기 콘택홀에 상기 스터드가 전기적으로 접촉하는 콘택 금속을 제공하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 반도체 기판에 제1 및 제2 터미널을 갖는 회로를 형성하는 단계;상기 회로 상부에 제1 절연막을 형성하는 단계;상기 제1 터미널 상부에 스터드 홀을 형성하고, 상기 스터드 홀에 상기 제1 터미널과 전기적으로 접촉하는 도전성 콘택 금속을 형성하는 단계;상기 제2 터미널 상부의 제1 절연막 상에 형성되고 상기 제2 터미널과 전기적으로 접촉하는 도전성 라인을 형성하는 단계;상기 제1 절연막, 스터드 및 도전성 라인 상부에 식각 저지층을 제공하는 단계;상기 식각 저지층을 선택적으로 제거하여 상기 도전성 라인의 측면 영역 상에 절연성 스페이서를 제공하고, 상기 스터드 상부의 영역에 식각 저지층을 실질적으로 보유하는 단계;상기 식각 저지층 상부에 제2 절연막을 형성하는 단계;상기 제2 절연막 및 상기 식각 저지층을 통하여 상기 스터드의 상부 영역 까지 콘택홀을 제공하는 단계; 및상기 콘택홀에 전기적으로 도전성 콘택 금속을 제공하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866701B1 (ko) * | 2007-03-23 | 2008-11-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7554829B2 (en) | 1999-07-30 | 2009-06-30 | Micron Technology, Inc. | Transmission lines for CMOS integrated circuits |
| US6373740B1 (en) * | 1999-07-30 | 2002-04-16 | Micron Technology, Inc. | Transmission lines for CMOS integrated circuits |
| US6518671B1 (en) * | 2000-10-30 | 2003-02-11 | Samsung Electronics Co. Ltd. | Bit line landing pad and borderless contact on bit line stud with localized etch stop layer and manufacturing method thereof |
| US6787906B1 (en) * | 2000-10-30 | 2004-09-07 | Samsung Electronics Co., Ltd. | Bit line pad and borderless contact on bit line stud with localized etch stop layer formed in an undermined region |
| KR100382738B1 (ko) * | 2001-04-09 | 2003-05-09 | 삼성전자주식회사 | 반도체 소자의 메탈 컨택 형성 방법 |
| US7101770B2 (en) * | 2002-01-30 | 2006-09-05 | Micron Technology, Inc. | Capacitive techniques to reduce noise in high speed interconnections |
| US6846738B2 (en) * | 2002-03-13 | 2005-01-25 | Micron Technology, Inc. | High permeability composite films to reduce noise in high speed interconnects |
| US7235457B2 (en) | 2002-03-13 | 2007-06-26 | Micron Technology, Inc. | High permeability layered films to reduce noise in high speed interconnects |
| US7589029B2 (en) * | 2002-05-02 | 2009-09-15 | Micron Technology, Inc. | Atomic layer deposition and conversion |
| US7160577B2 (en) * | 2002-05-02 | 2007-01-09 | Micron Technology, Inc. | Methods for atomic-layer deposition of aluminum oxides in integrated circuits |
| US6970053B2 (en) * | 2003-05-22 | 2005-11-29 | Micron Technology, Inc. | Atomic layer deposition (ALD) high permeability layered magnetic films to reduce noise in high speed interconnection |
| KR100520227B1 (ko) * | 2003-12-26 | 2005-10-11 | 삼성전자주식회사 | 반도체 메모리장치의 제조방법 및 그에 따른 구조 |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| KR100733460B1 (ko) * | 2005-12-28 | 2007-06-29 | 주식회사 하이닉스반도체 | 반도체 소자의 메탈 콘택 형성 방법 |
| KR100683492B1 (ko) * | 2005-12-28 | 2007-02-15 | 주식회사 하이닉스반도체 | 반도체소자의 콘택식각 방법 |
| JP5613388B2 (ja) * | 2009-07-23 | 2014-10-22 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置の製造方法 |
| TWI463934B (zh) * | 2012-10-03 | 2014-12-01 | Macronix Int Co Ltd | 積體電路及其製造方法 |
| KR102264601B1 (ko) | 2014-07-21 | 2021-06-14 | 삼성전자주식회사 | 자기 메모리 소자 및 이의 제조 방법 |
| CN108735741B (zh) * | 2017-04-13 | 2020-10-09 | 联华电子股份有限公司 | 存储器元件中的存储点接触结构与其制作方法 |
| WO2021106757A1 (ja) | 2019-11-28 | 2021-06-03 | ソニー株式会社 | レーザ素子、レーザ素子の製造方法、レーザ装置およびレーザ増幅素子 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4966870A (en) | 1988-04-14 | 1990-10-30 | International Business Machines Corporation | Method for making borderless contacts |
| US5612254A (en) | 1992-06-29 | 1997-03-18 | Intel Corporation | Methods of forming an interconnect on a semiconductor substrate |
| US5466636A (en) | 1992-09-17 | 1995-11-14 | International Business Machines Corporation | Method of forming borderless contacts using a removable mandrel |
| US5708559A (en) * | 1995-10-27 | 1998-01-13 | International Business Machines Corporation | Precision analog metal-metal capacitor |
| US5808335A (en) | 1996-06-13 | 1998-09-15 | Vanguard International Semiconductor Corporation | Reduced mask DRAM process |
| KR100213209B1 (ko) * | 1996-07-29 | 1999-08-02 | 윤종용 | 반도체장치의 제조방법 |
| TW377495B (en) * | 1996-10-04 | 1999-12-21 | Hitachi Ltd | Method of manufacturing semiconductor memory cells and the same apparatus |
| US5891799A (en) | 1997-08-18 | 1999-04-06 | Industrial Technology Research Institute | Method for making stacked and borderless via structures for multilevel metal interconnections on semiconductor substrates |
| US6025259A (en) * | 1998-07-02 | 2000-02-15 | Advanced Micro Devices, Inc. | Dual damascene process using high selectivity boundary layers |
| US6083824A (en) | 1998-07-13 | 2000-07-04 | Taiwan Semiconductor Manufacturing Company | Borderless contact |
| US5918120A (en) | 1998-07-24 | 1999-06-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines |
| US5893734A (en) * | 1998-09-14 | 1999-04-13 | Vanguard International Semiconductor Corporation | Method for fabricating capacitor-under-bit line (CUB) dynamic random access memory (DRAM) using tungsten landing plug contacts |
| US5895239A (en) | 1998-09-14 | 1999-04-20 | Vanguard International Semiconductor Corporation | Method for fabricating dynamic random access memory (DRAM) by simultaneous formation of tungsten bit lines and tungsten landing plug contacts |
| US6156643A (en) * | 1998-11-06 | 2000-12-05 | Advanced Micro Devices, Inc. | Method of forming a dual damascene trench and borderless via structure |
| US6022776A (en) | 1999-04-07 | 2000-02-08 | Worldwide Semiconductor Manufacturing Corporation | Method of using silicon oxynitride to improve fabricating of DRAM contacts and landing pads |
-
2000
- 2000-10-30 US US09/699,849 patent/US6350649B1/en not_active Expired - Lifetime
-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866701B1 (ko) * | 2007-03-23 | 2008-11-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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