KR100382738B1 - 반도체 소자의 메탈 컨택 형성 방법 - Google Patents

반도체 소자의 메탈 컨택 형성 방법 Download PDF

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Abstract

본 발명의 반도체 소자의 메탈 컨택 형성 방법은, 액티브 메탈 컨택 영역과 비트 라인 메탈 컨택 영역을 갖는 반도체 소자의 메탈 컨택 형성 방법이다. 본 발명에 따르면, 액티브 메탈 컨택 영역 및 비트 라인 메탈 컨택 영역에 도전성 플러그를 이용하여 컨택 패드를 형성한다. 다음에 이 도전성 플러그의 상부 측면에 식각 억제막을 형성하고, 이어서 이 식각 억제막이 돌출되도록 하부 층간 절연막의 일부를 식각한다. 다음에 비트 라인 메탈 컨택 영역에 비트 라인 스택을 형성한다. 다음에 액티브 메탈 컨택 영역 내에는 식각 정지막 패턴을 형성하고, 비트 라인 메탈 컨택 영역 내에는 비트 라인 스페이서를 형성한다. 다음에 상부 층간 절연막을 식각하여 식각 정지막 패턴의 표면 및 비트 라인 스택의 비트 라인 캡층 패턴 표면을 노출시킨다. 다음에 노출된 식각 정지막 패턴 및 비트 라인 캡층 패턴을 식각하여 도전성 플러그 및 비트 라인 스택의 비트 라인 도전층을 노출시키는 컨택 홀을 형성하고, 이어서 이 컨택 홀 내부를 도전막으로 채운다.

Description

반도체 소자의 메탈 컨택 형성 방법{Method for forming metal contact in semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 메탈 컨택 패드를 이용한 반도체 소자의 메탈 컨택 형성 방법에 관한 것이다.
디램(DRAM; Direct Random Access Memory)과 같이 트랜지스터 구조 위에 커패시터 구조가 형성되는 반도체 소자의 경우, 집적도 증가와 셀 커패시턴스의 증대를 위해 커패시터 구조의 높이가 점점 증대되고 있는 추세이다. 커패시터 구조를 형성한 후에 메탈 배선(metal interconnection)을 형성하기 위해서는 층간 절연막을 식각해서 컨택하고자 하는 하부막의 표면을 노출시키는 컨택 홀을 형성하여야 한다. 그런데 식각하고자 하는 층간 절연막의 두께가 두꺼워짐에 따라 식각이 불완전하게 이루어져서 하부막의 표면이 노출되지 않는 경우가 발생할 수 있다.
따라서 이와 같은 문제점을 해결하기 위하여, 메탈 컨택 패드를 사용하여 메탈 컨택을 형성하는 기술이 사용되고 있다. 이 기술에 따르면, 하부 층간 절연막을 관통하여 컨택하고자 하는 하부막과 연결되는 도전성 플러그를 형성함으로써 컨택 패드를 만들고, 이어서 이 도전성 플러그 위에 식각 정지막을 형성한다. 이어서 상부 층간 절연막을 관통하여 식각 정지막을 노출시키는 컨택 홀을 형성하며, 계속해서 노출된 식각 정지막을 식각하여 도전성 플러그를 노출시키는 컨택 홀을 형성하는 기술이다. 이 기술은, 식각 정지막을 형성함으로써 메탈 컨택 패드의 두께만큼 층간 절연막의 식각량이 감소되므로, 불완전한 식각으로 인하여 하부막이 노출되지 않는 현상(not open)을 억제할 수 있다는 효과를 제공한다.
그런데 통상적으로 한 소자 내에서의 여러 메탈 컨택들은 하나의 공정에 의해 동시에 형성된다. 예를 들면, 액티브 영역과 직접 연결되는 액티브 메탈 컨택과, 비트 라인 도전층과 직접 연결되는 비트 라인 메탈 컨택도 하나의 공정에 의해 동시에 형성된다. 이 경우 상부 층간 절연막을 식각하여 식각 정지막 및 비트 라인 캡층을 노출시키는 컨택 홀을 형성한 후에, 액티브 메탈 컨택 영역의 식각 정지막와, 비트 라인 컨택 영역의 비트 라인 캡층에 대한 식각이 동시에 이루어진다. 그러나 통상적으로 비트 라인 캡층의 두께가 식각 정지막의 두께에 비하여 더 두껍다. 따라서 비트 라인 캡층이 완전히 식각되는 동안 액티브 메탈 컨택 영역에서는 식각 정지막이 이미 완전히 식각되어 하부의 층간 절연막이 과도 식각될 수 있다. 이와 같이 하부의 층간 절연막이 과도 식각됨에 따라 메탈 컨택과 게이트 도전막이전기적으로 연결(short)되는 경우가 발생하게 되며, 이 경우 소자가 전기적으로 불완전한 동작을 수행할 수 있다는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는 공정중의 미스얼라인 마진 및 과도 식각 마진을 보다 충분히 확보할 수 있는 반도체 소자의 메탈 컨택 형성 방법을 제공하는 것이다.
도 1 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 메탈 컨택 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 8 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 메탈 컨택 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
상기 기술적 목적을 달성하기 위하여, 본 발명의 제1 실시예에 따른 반도체 소자의 메탈 컨택 형성 방법은 액티브 메탈 컨택 영역 및 비트 라인 메탈 컨택 영역을 갖는 반도체 소자의 메탈 컨택 형성 방법이다. 본 방법에 따르면, 먼저 반도체 기판 위에 게이트 스택을 형성한다. 상기 게이트 스택의 측벽에 게이트 스페이서를 형성한다. 상기 게이트 스택 및 게이트 스페이서를 덮는 하부 층간 절연막을 형성한다. 상기 하부 층간 절연막을 관통하여 상기 반도체 기판의 액티브 영역을 노출시키는 제1 컨택 홀을 형성한다. 상기 제1 컨택 홀 내부를 장벽 금속층 및 도전성 플러그로 채운다. 상기 장벽 금속층의 상부 일부분을 제거하여 상기 도전성 플러그의 상부 측면주위에 홈을 형성한다. 상기 홈 내부를 식각 억제막으로 채운다. 상기 식각 억제막이 상기 하부 층간 절연막 표면 위로 돌출되도록 상기 하부 층간 절연막을 식각한다. 상기 비트 라인 메탈 컨택 영역의 상기 도전성 플러그 위에 비트 라인 도전층 패턴 및 비트 라인 캡층 패턴이 순차적으로 적층된 구조의 비트 라인 스택을 형성한다. 상기 액티브 메탈 컨택 영역의 도전성 플러그 위에식각 정지막 패턴을 형성하고, 상기 비트 라인 메탈 컨택 영역의 비트 라인 스택의 측벽에 비트 라인 스페이서를 형성한다. 상기 식각 정지막 패턴, 비트 라인 스택 및 비트 라인 스페이서를 덮는 상부 층간 절연막을 형성한다. 상기 상부 층간 절연막의 일부를 식각하여 상기 식각 정지막 및 비트 라인 캡층 패턴 표면을 각각 노출시키는 제2 컨택 홀을 형성한다. 상기 식각 정지막 및 비트 라인 캡층 패턴의 노출 부분을 제거하여 상기 액티브 메탈 컨택 영역 내의 도전성 플러그 및 비트 라인 컨택 영역 내의 비트 라인 도전층을 노출시키는 제3 컨택 홀을 형성한다. 그리고 상기 제3 컨택 홀 내부를 도전막으로 채운다.
상기 게이트 스택은 게이트 절연막 패턴, 게이트 도전층 패턴, 금속 실리사이드막 패턴 및 게이트 캡층이 순차적으로 적층된 구조로 형성하는 것이 바람직하다.
상기 하부 층간 절연막은 상기 게이트 스택의 상부 표면으로부터 1500-1700Å의 두께를 갖도록 형성하는 것이 바람직하다.
상기 도전성 플러그의 상부 측면주위에 형성된 홈은 500-700Å의 깊이와 30-40㎚의 폭을 갖도록 하는 것이 바람직하다.
상기 홈을 채우는 식각 억제막은 상기 하부 층간 절연막과의 식각 선택비가 존재하는 물질을 사용하여 형성하는 것이 바람직하다. 이 경우 상기 하부 층간 절연막은 실리콘 산화막이고, 상기 식각 억제막은 실리콘 나이트라이드막일 수 있다.
상기 식각 정지막 패턴 및 비트 라인 스페이서를 형성하기 위해서는, 먼저 상기 하부 층간 절연막 위에 상기 액티브 메탈 컨택 영역의 식각 억제막 및 도전성플러그와, 상기 비트 라인 메탈 컨택 영역의 식각 억제막 및 비트 라인 스택을 덮는 식각 정지막을 형성한다. 이어서 상기 액티브 메탈 컨택 영역의 식각 정지막을 덮는 마스크막 패턴을 형성한다. 다음에 상기 마스크막 패턴을 식각 마스크로 상기 식각 정지막을 이방성 식각한다. 그리고 상기 마스크막 패턴을 제거한다.
상기 액티브 메탈 컨택 영역의 식각 정지막 패턴은 상기 하부 층간 절연막 표면 위로 돌출되도록 연장하여 형성하는 것이 바람직하다.
상기 식각 정지막 패턴은 상기 상부 층간 절연막과의 식각 선택비가 존재하는 물질막을 사용하여 형성하는 것이 바람직하다. 이 경우 상기 상부 층간 절연막은 실리콘 산화막이고, 상기 식각 정지막 패턴은 실리콘 나이트라이드막 패턴일 수 있다.
상기 식각 정지막 패턴의 두께는 300-600Å이고, 상기 비트 라인 캡층 패턴의 두께는 1000-2000Å인 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 제2 실시예에 따른 반도체 소자의 메탈 컨택 형성 방법은 액티브 메탈 컨택 영역 및 비트 라인 메탈 컨택 영역을 갖는 반도체 소자의 메탈 컨택 형성 방법이다. 본 방법에 따르면, 반도체 기판 위에 게이트 스택을 형성한다. 상기 게이트 스택의 측벽에 게이트 스페이서를 형성한다. 상기 게이트 스택 및 게이트 스페이서를 덮는 하부 층간 절연막을 형성한다. 상기 하부 층간 절연막을 관통하여 상기 반도체 기판의 액티브 영역을 노출시키는 제1 컨택 홀을 형성한다. 상기 제1 컨택 홀 내부를 장벽 금속층 및 도전성 플러그로 채운다. 상기 장벽 금속층의 상부 일부분을 제거하여 상기 도전성 플러그의 상부 측면을 노출시킨다. 상기 도전성 플러그의 노출된 상부가 상기 하부 층간 절연막 표면 위로 돌출되도록 상기 하부 층간 절연막을 식각한다. 상기 비트 라인 메탈 컨택 영역의 상기 도전성 플러그 위에 비트 라인 도전층 패턴 및 비트 라인 캡층 패턴이 순차적으로 적층된 구조의 비트 라인 스택을 형성한다. 상기 액티브 메탈 컨택 영역의 도전성 플러그 위에 식각 정지막 패턴을 형성하고, 상기 비트 라인 메탈 컨택 영역의 비트 라인 스택의 측벽에 비트 라인 스페이서를 형성한다. 상기 식각 정지막 패턴, 비트 라인 스택 및 비트 라인 스페이서를 덮는 상부 층간 절연막을 형성한다. 상기 상부 층간 절연막의 일부를 식각하여 상기 식각 정지막 및 비트 라인 캡층 패턴 표면을 각각 노출시키는 제2 컨택 홀을 형성한다. 상기 식각 정지막 및 비트 라인 캡층 패턴의 노출 부분을 제거하여 상기 액티브 메탈 컨택 영역 내의 도전성 플러그 및 비트 라인 컨택 영역 내의 비트 라인 도전층을 노출시키는 제3 컨택 홀을 형성한다. 그리고 상기 제3 컨택 홀 내부를 도전막으로 채운다.
상기 식각 정지막 패턴 및 비트 라인 스페이서를 형성하기 위해서는, 먼저 상기 하부 층간 절연막 위에 상기 액티브 메탈 컨택 영역의 도전성 플러그와, 상기 비트 라인 메탈 컨택 영역의 비트 라인 스택을 덮는 식각 정지막을 형성한다. 이어서 상기 액티브 메탈 컨택 영역의 식각 정지막을 덮는 마스크막 패턴을 형성한다. 다음에 상기 마스크막 패턴을 식각 마스크로 상기 식각 정지막을 이방성 식각한다. 그리고 상기 마스크막 패턴을 제거한다.
상기 액티브 메탈 컨택 영역의 식각 정지막 패턴은 상기 하부 층간 절연막표면 위로 돌출되도록 연장하여 형성하는 것이 바람직하다.
상기 식각 정지막 패턴은 상기 상부 층간 절연막과의 식각 선택비가 존재하는 물질막을 사용하여 형성하는 것이 바람직하다. 이 경우 상기 상부 층간 절연막은 실리콘 산화막이고, 상기 식각 정지막 패턴은 실리콘 나이트라이드막 패턴일 수 있다.
상기 식각 정지막 패턴의 두께는 300-600Å이고, 상기 비트 라인 캡층 패턴의 두께는 1000-2000Å인 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예들을 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 소자의 메탈 컨택 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 반도체 기판(100) 위에 게이트 스택(110)들을 형성하고, 각 게이트 스택(110)의 측벽에 게이트 스페이서(120)를 형성한다. 도면에 나타내지는 않았지만, 반도체 기판(100) 내에는 소자 분리 영역들에 의해 액티브 영역들이 한정된다. 소자 분리 영역은 트렌치 소자 분리 방법을 사용하여 형성할 수 있지만, 이에 한정되지는 않는다. 각 액티브 영역 내에는 소스 또는 드레인 영역으로 사용되는 불순물 영역들이 만들어진다. 각 게이트 스택(110)은 게이트 절연막 패턴(111), 게이트 도전막 패턴(112), 메탈 실리사이드막 패턴(113) 및 게이트 캡층 패턴(114)이 순차적으로 적층된 구조를 갖는다. 게이트 스페이서(120) 및 게이트 캡층 패턴(114)은 실리콘 나이트라이드막을 사용하여 형성할 수 있다. 게이트 도전막 패턴(112)은 폴리실리콘막을 사용하여 형성할 수 있다. 메탈 실리사이드막 패턴(113)은 텅스텐 실리사이드막을 사용하여 형성할 수 있다. 게이트 스페이서(120)를 형성한 후에는 반도체 기판(100), 게이트 스택(110)의 게이트 캡층 패턴(114) 표면 및 게이트 스페이서(120)를 완전히 덮는 하부 층간 절연막(130)을 형성한다. 게이트 캡층 패턴(114) 표면으로부터 하부 층간 절연막(130)의 표면까지의 간격(d)은 대략 1500-1700Å이 되도록 한다.
다음에 도 2를 참조하면, 하부 층간 절연막(130)을 관통하는 컨택 홀(140)을 형성하고, 이 컨택 홀(140) 내에 장벽 금속층(150) 및 도전성 플러그(160)를 형성한다. 이를 위하여, 먼저 통상의 리소그라피법을 이용한 노광 및 현상 공정을 수행하여, 하부 층간 절연막(130) 위에 포토레지스트막 패턴(미도시)을 형성한다. 이 포토레지스트막 패턴은 하부 층간 절연막(130)의 일부 표면을 노출시키는 개구부를 갖는다. 다음에 이 포토레지스트막 패턴을 식각 마스크로 하부 층간 절연막(130)의 노출 부분을 식각하여 반도체 기판(100)의 액티브 영역을 노출시키는 컨택 홀(140)을 형성한다. 컨택 홀(140)을 형성한 후에는 상기 포토레지스트막 패턴을 제거한다. 다음에 이 컨택 홀(140) 내에 장벽 금속층(150)을 형성하고, 이어서 컨택 홀(140)이 완전히 채워지도록 금속막을 형성한다. 장벽 금속층(150)으로서는 Ti/TiN막을 사용할 수 있으며, 금속막으로는 텅스텐막을 사용할 수 있다. 다음에 평탄화 공정 또는 에치 백 공정을 사용하여 하부 층간 절연막(130) 표면 위의 금속막을 제거하여 도전성 플러그(160)를 형성한다. 이 도전성 플러그(160)는, 컨택 패드로 작용하는 것으로서, 장벽 금속층(150)을 통하여 반도체 기판(100)의 액티브 영역과 전기적으로 연결된다.
다음에 도 3을 참조하면, 표면에 노출되어 있는 장벽 금속층(150)을 일정 두께만큼 제거하여 도전성 플러그(160)의 상부 주위에 홈(170)을 형성한다. 즉 장벽 금속층(150)과, 하부 층간 절연막(130) 및 도전성 플러그(160)의 식각 선택비가 충분한 조건에서 식각 공정을 수행하여 장벽 금속층(150)의 일부를 제거한다. 장벽 금속층(150)의 일부가 제거되어 만들어진 홈(170)의 깊이(d2)는 대략 500-700Å이고, 폭은 대략 30-40㎚이다.
다음에 도 4를 참조하면, 도 3의 결과물 전면에 식각 억제막으로서의 실리콘 나이트라이드막(180)을 대략 300-400Å의 두께로 형성한다. 그리고 평탄화 공정 또는 에치 백 공정을 수행하여 하부 층간 절연막(130) 표면 위의 실리콘 나이트라이드막(180)을 제거한다. 그러면, 도시된 바와 같이, 홈(도 3의 170) 내부가 실리콘 나이트라이드막(180)에 의해 채워지고 하부 층간 절연막(130) 및 도전성 플러그(160) 표면은 노출되는 상태가 된다. 이 실리콘 나이트라이드막(180)은, 후속 메탈 컨택 홀 형성을 위한 식각 공정에서 미스얼라인으로 인하여 장벽 금속층(150)이 과도 식각되는 것을 억제하는 역할을 한다.
다음에 도 5를 참조하면, 하부 층간 절연막(130)의 일부를 식각하여 실리콘 나이트라이드막(180)과 이 실리콘 나이트라이드막(180)에 의해 둘러싸인 도전성 플러그(160)의 일부를 하부 층간 절연막(130) 표면 위로 돌출시킨다. 이를 위하여 상기 하부 층간 절연막(130)과, 실리콘 나이트라이드막(180) 및 도전성 플러그(160)의 식각 선택비가 충분한 식각 조건에서 하부 층간 절연막(130)을 식각한다. 상기 하부 층간 절연막(130)은 대략 500-700Å의 두께만큼 제거되도록 한다.
다음에 도 6을 참조하면, 일부 도전성 플러그(160) 위에 비트 라인 스택(190)을 형성한다. 이 비트 라인 스택(190)은 비트 라인 장벽 금속층 패턴(191), 비트 라인 도전층 패턴(192) 및 비트 라인 캡층 패턴(193)이 순차적으로 적층된 구조로 만들어진다. 비트 라인 장벽 금속층 패턴(191)은 TiN막을 사용하여 만들고, 비트 라인 도전층 패턴(192)은 텅스텐막을 사용하여 만들고, 그리고 비트 라인 캡층 패턴(193)은 실리콘 나이트라이드막을 사용하여 만들 수 있다. 비트 라인 캡층 패턴(193)의 두께는 대략 1000-2000Å이다. 비트 라인 스택(190)을 형성하기 위해서, 먼저 하부 층간 절연막(130), 실리콘 나이트라이드막(180) 및 도전성 플러그(160) 표면 위에 비트 라인 장벽 금속층, 비트 라인 도전층 및 비트 라인 캡층을 순차적으로 형성한다. 다음에 소정의 마스크막 패턴을 사용하여 비트 라인 캡층, 비트 라인 도전층 및 비트 라인 장벽 금속층을 순차적으로 패터닝하여 비트 라인 스택(190)을 완성한다. 비트 라인 스택(190)을 만든 후에는 마스크막 패턴을 제거한다. 다음에 비트 라인 스택(190)이 만들어진 결과물 전면에 비트 라인 스페이서 및 식각 정지막 형성을 위한 실리콘 나이트라이드막(200)을 대략 300-600Å의 두께로 형성한다. 다음에 이 실리콘 나이트라이드막(200)의 일부를 덮는 포토레지스트막 패턴(210)을 형성한다. 이 포토레지스트막 패턴(210)은 액티브 메탈 컨택 영역의 실리콘 나이트라이드막(200)을 덮는다.
다음에 도 7을 참조하면, 포토레지스트막 패턴(210)을 식각 마스크로 에치 백 공정을 수행하여 비트 라인 스페이서(220)를 형성함과 동시에, 액티브 메탈 컨택 영역에서는 식각 정지막으로서의 실리콘 나이트라이드막 패턴(230)을 형성한다. 이 실리콘 나이트라이드막 패턴(230)은 도전성 플러그(160) 표면을 덮으면서 하부 층간 절연막(230)을 폭 "α"만큼 덮도록 더 연장된다. 다음에 전면에 상부 층간 절연막(240)을 형성하고, 상부 층간 절연막(240)을 관통하는 액티브 메탈 컨택을 위한 컨택 홀(250; 점선으로 표시) 및 비트 라인 메탈 컨택을 위한 컨택 홀(260; 점선으로 표시)을 형성한다. 이 컨택 홀들(250, 260)을 형성하기 위해서는 소정의 마스크막 패턴을 식각 마스크로 상부 층간 절연막(240)의 일부를 제거한다. 그러면 액티브 메탈 컨택 영역에서는 식각 정지막으로서의 실리콘 나이트라이드막 패턴(230)의 표면이 노출되고, 비트 라인 컨택 영역에서는 비트 라인 캡층 패턴(193)의 표면이 노출된다. 상기 마스크막 패턴은 통상의 포토리소그라피 공정을 이용하여 형성하는데, 이 과정에서 실리콘 나이트라이드막(230)의 폭 "α"만큼의 미스얼라인 마진을 확보할 수 있다.
다음에 노출된 실리콘 나이트라이드막 패턴(230) 및 비트 라인 캡층 패턴(193)을 식각하여 도전성 플러그(160) 및 비트 라인 도전층(192)을 노출시키는 컨택 홀들을 형성한다. 상기 컨택 홀 형성을 위한 실리콘 나이트라이드막 패턴(230) 및 비트 라인 캡층 패턴(193) 식각 시에, 통상적으로 비트 라인 캡층 패턴(193)과 실리콘 나이트라이드막 패턴(230)과의 두께 차이로 인하여, 액티브 메탈 컨택 영역의 실리콘 나이트라이드막(230)이 비트 라인 컨택 영역의 비트 라인 캡층(193) 보다 더 빨리 제거된다. 그 결과, 비트 라인 컨택 영역의 비트 라인 캡층(193)이 충분히 제거되는 동안, 액티브 메탈 컨택 영역에서는 장벽 금속층(150) 및 하부 층간 절연막(130)이 과도 식각될 수 있다. 그러나 실리콘 나이트라이드막(180)이 존재하므로 액티브 메탈 컨택 영역에서의 장벽 금속층(150) 및 하부 층간 절연막(130)의 과도 식각을 억제할 수 있다. 즉 실리콘 나이트라이드막(180)의 두께인 "β" 만큼의 과도 식각 마진을 확보할 수 있다. 액티브 메탈 컨택 영역의 도전성 플러그(160)와 비트 라인 컨택 영역의 비트 라인 도전층(192)을 노출시키는 컨택 홀들을 형성한 후에는, 이 컨택 홀들 내에 금속막을 채워서 메탈 컨택을 완성한다.
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 반도체 소자의 메탈 컨택 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다. 본 실시예에서 앞서 설명한 제1 실시예와 동일한 부분에 대한 설명은 생략하기로 하고 다른 점만 설명하기로 한다.
먼저 도 8을 참조하면, 도 1 내지 도 3을 참조하여 설명한 바와 같이 도전성 플러그(160)의 상부 주위에 홈(170)을 형성한 후에, 이 홈(170) 내부를 채우지 않고 빈 공간으로 그대로 둔다. 즉 본 실시예에서는 홈(170) 내부를 다른 막질로 채우는 공정이 생략된다. 다음에 하부 층간 절연막(130)의 일부를 식각하여 홈(170)에 의해 노출된 도전성 플러그(160)를 하부 층간 절연막(130) 표면 위로 완전히 돌출시킨다. 그리고, 도 9에 도시된 바와 같이, 비트 라인 스택(190)을 형성한 후에, 그 결과물 전면에 스페이서 및 식각 정지막 형성을 위한 실리콘 나이트라이드막(200)을 형성한다. 다음에 이 실리콘 나이트라이드막(200)의 일부를 덮는 포토레지스트막 패턴(210)을 형성하는데, 앞서 설명한 바와 같이, 이 포토레지스트막 패턴(210)은 액티브 메탈 컨택 영역의 실리콘 나이트라이드막(200)을 덮는다. 다음에 도 10에 도시된 바와 같이, 액티브 메탈 컨택 영역에서는 식각 정지막으로서의 실리콘 나이트라이드막 패턴(230)을 형성하고, 비트 라인 컨택 영역에서는 비트 라인 스페이서(220)를 형성한다. 본 실시예에서는 도전성 플러그(160)의 상부 주위에 형성된 홈(170) 내부를 채우지 않았으므로, 실리콘 나이트라이드막 패턴(230)에 의해 도전성 플러그(160)의 상부 주위가 둘러싸인다. 따라서 후속 공정인 비트 라인 캡층(193) 및 실리콘 나이트라이드막 패턴(230) 식각 공정 중에, 도전성 플러그(160) 상부 표면 위의 실리콘 나이트라이드막 패턴(230)이 완전히 제거되더라도 도전성 플러그(160) 측벽의 실리콘 나이트라이드막 패턴(230)에 의해 장벽 금속층(150) 및 하부 층간 절연막(130)의 과도 식각이 억제된다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 메탈 컨택 형성 방법에 의하면, 도전성 플러그가 하부 층간 절연막 위로 일정 두께만큼 돌출되도록 하고, 하부 층간 절연막 위로 일정 길이만큼 연장되면서 도전성 플러그를 덮도록 메탈 컨택 패드를 형성함으로써 포토리소그라피 공정에서의 미스얼라인 마진을 증대시킬 수 있다. 또한 상기 도전성 플러그를 둘러싸는 장벽 금속층의 상부 일부분을 제거하고 그 위치에 실리콘 나이트라이드막과 같은 식각 억제막을 형성함으로써 액티브 메탈 컨택 영역에서의 장벽 금속층 및 하부 층간 절연막의 과도 식각을 억제할 수 있다.

Claims (17)

  1. 액티브 메탈 컨택 영역 및 비트 라인 메탈 컨택 영역을 갖는 반도체 소자의 메탈 컨택 형성 방법에 있어서,
    반도체 기판 위에 게이트 스택을 형성하는 단계:
    상기 게이트 스택의 측벽에 게이트 스페이서를 형성하는 단계:
    상기 게이트 스택 및 게이트 스페이서를 덮는 하부 층간 절연막을 형성하는 단계;
    상기 하부 층간 절연막을 관통하여 상기 반도체 기판의 액티브 영역을 노출시키는 제1 컨택 홀을 형성하는 단계;
    상기 제1 컨택 홀 내부를 장벽 금속층 및 도전성 플러그로 채우는 단계;
    상기 장벽 금속층의 상부 일부분을 제거하여 상기 도전성 플러그의 상부 측면주위에 홈을 형성하는 단계;
    상기 홈 내부를 식각 억제막으로 채우는 단계:
    상기 식각 억제막이 상기 하부 층간 절연막 표면 위로 돌출되도록 상기 하부 층간 절연막을 식각하는 단계;
    상기 비트 라인 메탈 컨택 영역의 상기 도전성 플러그 위에 비트 라인 도전층 패턴 및 비트 라인 캡층 패턴이 순차적으로 적층된 구조의 비트 라인 스택을 형성하는 단계;
    상기 액티브 메탈 컨택 영역의 도전성 플러그 위에 식각 정지막 패턴을 형성하고, 상기 비트 라인 메탈 컨택 영역의 비트 라인 스택의 측벽에 비트 라인 스페이서를 형성하는 단계;
    상기 식각 정지막 패턴, 비트 라인 스택 및 비트 라인 스페이서를 덮는 상부 층간 절연막을 형성하는 단계:
    상기 상부 층간 절연막의 일부를 식각하여 상기 식각 정지막 및 비트 라인 캡층 패턴 표면을 각각 노출시키는 제2 컨택 홀을 형성하는 단계:
    상기 식각 정지막 및 비트 라인 캡층 패턴의 노출 부분을 제거하여 상기 액티브 메탈 컨택 영역 내의 도전성 플러그 및 비트 라인 컨택 영역 내의 비트 라인 도전층을 노출시키는 제3 컨택 홀을 형성하는 단계: 및
    상기 제3 컨택 홀 내부를 도전막으로 채우는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 메탈 컨택 형성 방법.
  2. 제1항에 있어서,
    상기 게이트 스택은 게이트 절연막 패턴, 게이트 도전층 패턴, 금속 실리사이드막 패턴 및 게이트 캡층이 순차적으로 적층된 구조로 형성하는 것을 특징으로 하는 반도체 소자의 메탈 컨택 형성 방법.
  3. 제1항에 있어서,
    상기 하부 층간 절연막은 상기 게이트 스택의 상부 표면으로부터 1500-1700Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 메탈 컨택 형성 방법.
  4. 제1항에 있어서,
    상기 도전성 플러그의 상부 측면주위에 형성된 홈은 500-700Å의 깊이와 30-40㎚의 폭을 갖도록 하는 것을 특징으로 하는 반도체 소자의 메탈 컨택 형성 방법.
  5. 제1항에 있어서,
    상기 홈을 채우는 식각 억제막은 상기 하부 층간 절연막과의 식각 선택비가 존재하는 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 메탈 컨택 형성 방법.
  6. 제5항에 있어서,
    상기 하부 층간 절연막은 실리콘 산화막이고, 상기 식각 억제막은 실리콘 나이트라이드막인 것을 특징으로 하는 반도체 소자의 메탈 컨택 형성 방법.
  7. 제1항에 있어서, 상기 식각 정지막 패턴 및 비트 라인 스페이서를 형성하는 단계는,
    상기 하부 층간 절연막 위에 상기 액티브 메탈 컨택 영역의 식각 억제막 및 도전성 플러그와, 상기 비트 라인 메탈 컨택 영역의 식각 억제막 및 비트 라인 스택을 덮는 식각 정지막을 형성하는 단계;
    상기 액티브 메탈 컨택 영역의 식각 정지막을 덮는 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴을 식각 마스크로 상기 식각 정지막을 이방성 식각하는 단계; 및
    상기 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 메탈 컨택 형성 방법.
  8. 제1항에 있어서,
    상기 액티브 메탈 컨택 영역의 식각 정지막 패턴은 상기 하부 층간 절연막 표면 위로 돌출되도록 연장하여 형성하는 것을 특징으로 하는 반도체 소자의 메탈 컨택 형성 방법.
  9. 제1항에 있어서,
    상기 식각 정지막 패턴은 상기 상부 층간 절연막과의 식각 선택비가 존재하는 물질막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 메탈 컨택 형성 방법.
  10. 제9항에 있어서,
    상기 상부 층간 절연막은 실리콘 산화막이고, 상기 식각 정지막 패턴은 실리콘 나이트라이드막 패턴인 것을 특징으로 하는 반도체 소자의 메탈 컨택 형성 방법.
  11. 제1항에 있어서,
    상기 식각 정지막 패턴의 두께는 300-600Å이고, 상기 비트 라인 캡층 패턴의 두께는 1000-2000Å인 것을 특징으로 하는 반도체 소자의 메탈 컨택 형성 방법.
  12. 액티브 메탈 컨택 영역 및 비트 라인 메탈 컨택 영역을 갖는 반도체 소자의 메탈 컨택 형성 방법에 있어서,
    반도체 기판 위에 게이트 스택을 형성하는 단계:
    상기 게이트 스택의 측벽에 게이트 스페이서를 형성하는 단계:
    상기 게이트 스택 및 게이트 스페이서를 덮는 하부 층간 절연막을 형성하는단계;
    상기 하부 층간 절연막을 관통하여 상기 반도체 기판의 액티브 영역을 노출시키는 제1 컨택 홀을 형성하는 단계;
    상기 제1 컨택 홀 내부를 장벽 금속층 및 도전성 플러그로 채우는 단계;
    상기 장벽 금속층의 상부 일부분을 제거하여 상기 도전성 플러그의 상부 측면을 노출시키는 단계;
    상기 도전성 플러그의 노출된 상부가 상기 하부 층간 절연막 표면 위로 돌출되도록 상기 하부 층간 절연막을 식각하는 단계;
    상기 비트 라인 메탈 컨택 영역의 상기 도전성 플러그 위에 비트 라인 도전층 패턴 및 비트 라인 캡층 패턴이 순차적으로 적층된 구조의 비트 라인 스택을 형성하는 단계;
    상기 액티브 메탈 컨택 영역의 도전성 플러그 위에 식각 정지막 패턴을 형성하고, 상기 비트 라인 메탈 컨택 영역의 비트 라인 스택의 측벽에 비트 라인 스페이서를 형성하는 단계;
    상기 식각 정지막 패턴, 비트 라인 스택 및 비트 라인 스페이서를 덮는 상부 층간 절연막을 형성하는 단계:
    상기 상부 층간 절연막의 일부를 식각하여 상기 식각 정지막 및 비트 라인 캡층 패턴 표면을 각각 노출시키는 제2 컨택 홀을 형성하는 단계:
    상기 식각 정지막 및 비트 라인 캡층 패턴의 노출 부분을 제거하여 상기 액티브 메탈 컨택 영역 내의 도전성 플러그 및 비트 라인 컨택 영역 내의 비트 라인도전층을 노출시키는 제3 컨택 홀을 형성하는 단계: 및
    상기 제3 컨택 홀 내부를 도전막으로 채우는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 메탈 컨택 형성 방법.
  13. 제12항에 있어서, 상기 식각 정지막 패턴 및 비트 라인 스페이서를 형성하는 단계는,
    상기 하부 층간 절연막 위에 상기 액티브 메탈 컨택 영역의 도전성 플러그와, 상기 비트 라인 메탈 컨택 영역의 비트 라인 스택을 덮는 식각 정지막을 형성하는 단계;
    상기 액티브 메탈 컨택 영역의 식각 정지막을 덮는 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴을 식각 마스크로 상기 식각 정지막을 이방성 식각하는 단계; 및
    상기 마스크막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 메탈 컨택 형성 방법.
  14. 제12항에 있어서,
    상기 액티브 메탈 컨택 영역의 식각 정지막 패턴은 상기 하부 층간 절연막 표면 위로 돌출되도록 연장하여 형성하는 것을 특징으로 하는 반도체 소자의 메탈 컨택 형성 방법.
  15. 제12항에 있어서,
    상기 식각 정지막 패턴은 상기 상부 층간 절연막과의 식각 선택비가 존재하는 물질막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 메탈 컨택 형성 방법.
  16. 제15항에 있어서,
    상기 상부 층간 절연막은 실리콘 산화막이고, 상기 식각 정지막 패턴은 실리콘 나이트라이드막 패턴인 것을 특징으로 하는 반도체 소자의 메탈 컨택 형성 방법.
  17. 제12항에 있어서,
    상기 식각 정지막 패턴의 두께는 300-600Å이고, 상기 비트 라인 캡층 패턴의 두께는 1000-2000Å인 것을 특징으로 하는 반도체 소자의 메탈 컨택 형성 방법.
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Publication number Priority date Publication date Assignee Title
KR100363556B1 (ko) * 2000-04-24 2002-12-05 삼성전자 주식회사 콘택 플러그와 상부 배선을 갖는 반도체 장치의 배선 구조체 및 그 제조방법
DE10059935A1 (de) * 2000-11-28 2002-06-06 Infineon Technologies Ag Dicht gepackte Halbleiterstruktur und Verfahren zum Herstellen einer solchen
US6645846B2 (en) * 2001-10-24 2003-11-11 Micron Technology, Inc. Methods of forming conductive contacts to conductive structures
KR20040061817A (ko) * 2002-12-31 2004-07-07 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
US20050101124A1 (en) * 2003-11-07 2005-05-12 Nanya Technology Corporation Via contact forming method
KR100722988B1 (ko) * 2005-08-25 2007-05-30 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
US8446012B2 (en) * 2007-05-11 2013-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structures
KR101248943B1 (ko) 2007-10-23 2013-03-29 삼성전자주식회사 반도체 장치 및 그 제조방법
JP2009176819A (ja) * 2008-01-22 2009-08-06 Elpida Memory Inc 半導体装置及びその製造方法
KR20100087915A (ko) * 2009-01-29 2010-08-06 삼성전자주식회사 실린더형 스토리지 노드를 포함하는 반도체 메모리 소자 및그 제조 방법
KR20120094208A (ko) * 2011-02-16 2012-08-24 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
CN103165812B (zh) * 2011-12-16 2015-02-04 上海华虹宏力半导体制造有限公司 氧化钨阻变存储器的制造方法
US8932911B2 (en) * 2013-02-27 2015-01-13 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits with capping layers between metal contacts and interconnects
CN104377132A (zh) * 2013-08-13 2015-02-25 中国科学院微电子研究所 半导体器件及其制造方法
KR102199851B1 (ko) 2014-10-21 2021-01-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9275901B1 (en) 2014-11-21 2016-03-01 International Business Machines Corporation Semiconductor device having reduced contact resistance
US9780025B2 (en) * 2014-12-30 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and manufacturing method thereof
CN106206714B (zh) * 2015-04-30 2020-06-30 联华电子股份有限公司 半导体器件
US20170162444A1 (en) * 2015-12-02 2017-06-08 International Business Machines Corporation Contact resistance reduction for advanced technology nodes
KR102572127B1 (ko) 2016-06-01 2023-08-30 삼성전자주식회사 반도체 메모리 장치
KR20180071716A (ko) 2016-12-20 2018-06-28 삼성전자주식회사 비휘발성 메모리 장치
US10892224B2 (en) 2018-02-26 2021-01-12 Micron Technology, Inc. Apparatuses comprising protective material along surfaces of tungsten-containing structures
KR102598117B1 (ko) 2018-05-25 2023-11-02 주식회사 디비하이텍 에어갭이 형성된 알에프 스위치 소자 및 제조방법
US10867943B2 (en) * 2018-06-15 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Die structure, die stack structure and method of fabricating the same
KR20210025156A (ko) * 2019-08-26 2021-03-09 삼성전자주식회사 반도체 장치 및 그 제조방법
KR20220045314A (ko) 2020-10-05 2022-04-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20220143253A (ko) 2021-04-16 2022-10-25 주식회사 디비하이텍 알에프 스위치 소자
KR20220153832A (ko) 2021-05-12 2022-11-21 주식회사 디비하이텍 알에프 스위치 소자 및 제조방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08153782A (ja) * 1994-11-30 1996-06-11 Mitsubishi Electric Corp 半導体装置
JPH08204012A (ja) * 1994-07-29 1996-08-09 Nec Corp 半導体装置及びその製造方法
KR980011885A (ko) * 1996-07-24 1998-04-30 김광호 반도체 장치의 금속 배선 콘택 형성방법
KR19990061135A (ko) * 1997-12-31 1999-07-26 김영환 반도체 소자의 콘택 형성방법
JP2000188264A (ja) * 1998-11-24 2000-07-04 Hyundai Electronics Ind Co Ltd タングステンビットラインの形成方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900003618B1 (ko) * 1986-05-30 1990-05-26 후지쓰가부시끼가이샤 반도체장치 및 그 제조방법
DE69533823D1 (de) * 1994-12-29 2005-01-05 St Microelectronics Inc Elektrische Verbindungsstruktur auf einer integrierten Schaltungsanordnung mit einem Zapfen mit vergrössertem Kopf
KR0183826B1 (ko) * 1996-03-04 1999-05-01 김광호 연마공정 후처리용 세정 용액 및 그를 이용하는 세정 방법
US5776833A (en) * 1996-09-04 1998-07-07 Mosel Vitelic Inc. Method for forming metal plug
KR100239442B1 (ko) * 1996-12-26 2000-01-15 김영환 콘택홀 내의 전도성 플로그 형성방법
US5805494A (en) * 1997-04-30 1998-09-08 International Business Machines Corporation Trench capacitor structures
KR100292943B1 (ko) * 1998-03-25 2001-09-17 윤종용 디램장치의제조방법
US6022776A (en) * 1999-04-07 2000-02-08 Worldwide Semiconductor Manufacturing Corporation Method of using silicon oxynitride to improve fabricating of DRAM contacts and landing pads
US6211071B1 (en) * 1999-04-22 2001-04-03 Advanced Micro Devices, Inc. Optimized trench/via profile for damascene filling
US6414377B1 (en) * 1999-08-10 2002-07-02 International Business Machines Corporation Low k dielectric materials with inherent copper ion migration barrier
US6576546B2 (en) * 1999-12-22 2003-06-10 Texas Instruments Incorporated Method of enhancing adhesion of a conductive barrier layer to an underlying conductive plug and contact for ferroelectric applications
KR100331568B1 (ko) * 2000-05-26 2002-04-06 윤종용 반도체 메모리 소자 및 그 제조방법
US6350649B1 (en) * 2000-10-30 2002-02-26 Samsung Electronics Co., Ltd. Bit line landing pad and borderless contact on bit line stud with etch stop layer and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08204012A (ja) * 1994-07-29 1996-08-09 Nec Corp 半導体装置及びその製造方法
JPH08153782A (ja) * 1994-11-30 1996-06-11 Mitsubishi Electric Corp 半導体装置
KR980011885A (ko) * 1996-07-24 1998-04-30 김광호 반도체 장치의 금속 배선 콘택 형성방법
KR19990061135A (ko) * 1997-12-31 1999-07-26 김영환 반도체 소자의 콘택 형성방법
JP2000188264A (ja) * 1998-11-24 2000-07-04 Hyundai Electronics Ind Co Ltd タングステンビットラインの形成方法

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Publication number Publication date
JP4064674B2 (ja) 2008-03-19
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