KR100299257B1 - 반도체장치의자기정렬콘택형성방법 - Google Patents
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Abstract
본 발명은 게이트 전극과 콘택 패드 간의 단락을 방지하는 반도체 장치의 자기정렬 콘택 형성 방법에 관한 것으로, 소자격리막을 갖는 반도체기판 상에 게이트 산화막, 게이트 전극층, 제1 게이트 마스크층 및 제2 게이트 마스크층을 차례로 형성한다. 제2 게이트 마스크층, 제1 게이트 마스크층 및 게이트 전극층을 차례로 패터닝하여 게이트 구조물을 형성한다. 게이트 구조물 양측벽에 게이트 스페이서가 형성된다. 반도체 기판 전면에 층간절연막이 형성된 후, 층간절연막 상에 자기정렬 콘택 형성을 위한 포토레지스트 패턴이 형성된다. 이 포토레지스트 패턴을 마스크로 사용하여 층간절연막이 식각 되어 콘택홀이 형성된다. 콘택홀이 폴리실리콘막으로 채워진 후, 제1 게이트 마스크층의 상부 표면이 노출될 때까지 폴리실리콘막 및 제2 게이트 마스크층을 평탄화 식각하여 콘택 패드를 형성한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 제1 게이트 마스크층을 실리콘 질화막으로 형성하고, 제2 게이트 마스크층을 실리콘 질화막보다 층간절연막에 대한 식각 선택비가 더 높은 폴리실리콘막으로 형성함으로써, 자기정렬 콘택 식각시 게이트 마스크층의 식각을 방지할 수 있고, 따라서 게이트 전극과 콘택 패드간의 누설 전류 발생을 방지할 수 있다. 또한, 게이트 마스크층의 두께를 줄일 수 있으며, 따라서 게이트 스페이서 사이의 좁은 영역에 대한 층간절연막 내의 보이드 발생을 방지할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 장치의 자기정렬 콘택(self-aligned contact) 형성 방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라, 요구되는 패턴(pattern)의 크기가 점점 작아지고 있다.
이에 따라, 노광 공정에 사용되는 광원(light source)이 g-line, i-line, 그리고 KrF 엑시머 레이저(KrF eximer laser) 등으로 발전되면서 그 파장(wavelength)이 436nm, 365nm, 그리고 248nm 등으로 지속적으로 감소되고 있다.
그러나, 패턴을 형성할 수 있는 포토리소그라피(photolithography)의 분해능(resolution)은 소자가 고집적화 되는 속도를 따라 잡지 못하고 있다. 특히, 디램(DRAM)의 셀 어레이(cell array) 영역은 디자인 룰(design rule)이 가장 엄격한 곳으로, 셀 내에서의 포토리소그라피 공정시 오정렬 마진(misalign margin)이 거의 없기 때문에 자기정렬 콘택 공정을 사용하고 있다.
그러나, 기존의 자기정렬 콘택 공정도 콘택 형성을 위한 포토리소그라피 분해능 한계로 인해 셀 내에 스토리지 노드 콘택 및 비트 라인 콘택을 동일 평면상에 형성하기가 어렵다. 즉, 디자인 룰이 점점 작아짐에 따라, 포토리소그라피 진행시 근접 효과로 인해 콘택이 제대로 형성되지 않고 인접 콘택과 합쳐져서 각각의 독립된 콘택을 형성하지 못하게 된다.
따라서, 이러한 문제를 해결하기 위해 콘택 패턴 자체를 크게 형성하여 좀 더 구체적으로, 스토리지 노드 콘택 영역과 비트 라인 콘택 영역을 하나로 통합하고, 포토레지스트 패턴(photoresist pattern) 및 게이트 라인(gate line or word line)을 식각 마스크로 사용하여 자기정렬 콘택을 형성하고 있다.(Y. Kohyama et. al., "A FULLY PRINTABLE, SELF-ALIGNED AND PLANARIZED STACKED CAPACITOR DRAM CELL TECHNOLOGY FOR 1GBIT DRAM AND BEYOND", Symp. on VLSI Tech. Digest of Technical Papers, pp. 17 - 18, 1997)
도 1은 종래 반도체 장치의 자기정렬 콘택 형성을 위한 포토레지스트 패턴이 형성된 모습을 보여주는 평면도이고, 도 2a 및 도 2b는 도 1의 A-A' 라인에 따라 절취한 단면도로서, 종래의 반도체 장치의 자기정렬 콘택 형성 방법의 공정들을 개략적으로 보여주는 흐름도이다.
도 1을 참조하면, 반도체 장치의 자기정렬 콘택 구조는, 바(bar) 형태의 활성 영역(active region)(11)이 형성되어 있다. 활성 영역(11)을 교차하는 게이트 라인(gate line or word line)(WL)이 형성되어 있다. 게이트 라인(WL)을 포함하여 반도체 기판 전면에 산화막인 층간절연막(inter-layer dielectric layer)(18)이 형성되어 있다. 상기 층간절연막(18) 상에 상기 각 활성 영역(11)의 일 측(도면 상에서 좌측)에 자기정렬 콘택 마스크(SAC mask)(포토레지스트 패턴)(20)가 형성되어 있다.
상술한 바와 같은 종래 반도체 장치의 자기정렬 콘택 구조의 제조 방법은 다음과 같다.
도 2a를 참조하면, 종래 반도체 장치의 자기정렬 콘택 형성 방법은, 먼저 반도체 기판(10)에 활성 영역(도 1의 11)과 비활성 영역을 정의하기 위해 소자격리막(11a)이 형성된다. 다음, 상기 소자격리막(11a)을 포함하여 반도체 기판 상에 상기 활성영역을 가로지르는 게이트 라인(WL)이 형성된다. 상기 게이트 라인(WL)은 일반적으로 게이트 전극용 도전층(12, 13)과, 게이트 라인(WL)을 덮는 층간절연막(18)에 대해 식각 선택비를 갖는 물질로 형성된 게이트 마스크층(14) 및 게이트 스페이서(16)를 포함하는 복합 구조로 형성된다. 상기 게이트 도전층(12, 13)은 통상 폴리실리콘막(12)과 텅스텐 실리사이드막(13)이 적층된 다층막으로 형성되고, 상기 게이트 마스크층(14) 및 게이트 스페이서(16)는 실리콘 질화막으로 형성된다.
반도체 기판 전면에 산화막으로 층간절연막(18)이 형성된 후, 상기 층간절연막(18)의 상부 표면이 평탄화 식각(planarization etch)된다. 상기 층간절연막(18) 상에 포토레지스트 패턴인 자기정렬 콘택 마스크(20)가 형성된다.
도 2b에 있어서, 상기 자기정렬 콘택 마스크(20)를 사용하여 게이트 스페이서(16) 사이의 반도체 기판(10)의 상부 표면이 노출될 때까지 층간절연막(18)이 식각 되어 비트 라인 콘택홀(22)이 형성된다.
그러나, 이때 실리콘 질화막이 산화막과 충분한 식각 선택비를 갖지 못하는 경우, 식각 정지층으로 사용되는 실리콘 질화막이 어느 정도 식각된다. 특히, 게이트 전극용 도전층(12, 13)의 상부 측벽의 실리콘 질화막이 식각 되어 얇아지게 된다.(참조 번호 23) 이것은 층간절연막(18) 식각 후 증착되는 패드(pad) 형성용 도전층과 게이트 도전층 사이의 전기적 누설 전류(leakage current)를 유발하게 된다.
이를 극복하기 위해, 게이트 마스크층(14)을 두껍게 형성할 수 있으나, 그 두께가 증가될수록 게이트 라인(WL)과 게이트 라인(WL) 사이의 영역을 상기 층간절연막(18)으로 채우는 공정이 어렵게 된다. 즉, 층간절연막(18) 내에 보이드(void)가 발생된다. 이러한 보이드는 인접 셀간의 브리지(bridge)를 발생시킨다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 자기정렬 콘택 식각시 게이트 전극을 에워싸는 실리콘 질화막이 식각 되어 얇아지는 것을 방지할 수 있고, 따라서 게이트 전극과 콘택 패드간의 누설 전류 발생을 방지할 수 있는 반도체 장치의 자기정렬 콘택 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 게이트 마스크층의 두께를 얇게 형성 할 수 있고, 따라서 층간절연막 내에 발생되는 보이드를 방지할 수 있는 반도체 장치의 자기정렬 콘택 형성 방법을 제공함에 있다.
도 1은 일반적인 반도체 장치의 자기정렬 콘택 형성을 위한 포토레지스트 패턴이 형성된 모습을 보여주는 평면도;
도 2a 및 도 2b는 도 1의 A-A' 라인에 따라 절취한 단면도로서, 종래의 반도체 장치의 자기정렬 콘택 형성 방법의 공정들을 개략적으로 보여주는 흐름도;
도 3a 내지 도 3h는 도 1의 A-A' 라인에 따라 절취한 단면도로서, 본 발명의 실시예에 따른 반도체 장치의 자기정렬 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
WL : 게이트 라인, 워드 라인 11a, 101a : 소자격리막
11 : 활성 영역 12, 102 : 폴리실리콘막
13, 103 : 텅스텐 실리사이드막 14 : 게이트 마스크층
16, 112 : 게이트 스페이서 18, 114 : 층간절연막
20 : 자기정렬 콘택 마스크 22, 118 : 비트 라인 콘택홀
104 : 제 1 게이트 마스크층 105 : 제 2 게이트 마스크층
106 : HTO 막 108, 116 : 포토레지스트 패턴
110 : 게이트 구조물 120 : 비트 라인 콘택 패드
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 자기정렬 콘택 형성 방법은, 소자격리막을 갖는 반도체 기판 상에 게이트 산화막, 게이트 전극층, 제 1 게이트 마스크층, 그리고 제 2 게이트 마스크층을 차례로 형성하는 단계; 상기 제 2 게이트 마스크층, 제 1 게이트 마스크층, 그리고 게이트 전극층을 차례로 식각하여 게이트 구조물들을 형성하는 단계; 상기 각 게이트 구조물들의 양측벽에 게이트 스페이서를 형성하는 단계; 상기 반도체 기판 전면에 층간절연막을 형성하는 단계; 및 자기정렬 콘택 마스크 패턴을 사용하여 게이트 스페이서 사이의 반도체 기판의 상부 표면이 노출될 때까지 상기 층간절연막을 식각 하여 자기정렬 콘택홀을 형성하는 단계를 포함한다. 이때, 상기 제 1 게이트 마스크층, 제 2 게이트 마스크층, 그리고 게이트 스페이서는 상기 층간절연막과 식각 선택비를 갖는 물질로 형성되고, 상기 제 2 게이트 마스크층은 상기 제 1 게이트 마스크층보다 상기 층간절연막에 대해 상대적으로 더 높은 식각 선택비를 갖는 물질로 형성된다.
이 방법의 바람직한 실시예에 있어서, 반도체 장치의 자기정렬 콘택 형성 방법은, 상기 제 2 게이트 마스크층 상에 상기 게이트 전극층과 식각 선택비를 갖는 제 3 게이트 마스크층을 더 형성하는 단계를 더 포함할 수 있고, 상기 제 3 게이트 마스크층은 상기 게이트 전극층의 식각 마스크로 사용되고, 상기 게이트 스페이서 형성을 위한 식각 공정시 제거된다.
이 방법의 바람직한 실시예에 있어서, 반도체 장치의 자기정렬 콘택 형성 방법은, 상기 층간절연막 형성 전에 반도체 기판 전면에 상기 소자격리막을 보호하기 위한 얇은 물질층을 증착 하는 단계를 더 포함할 수 있다.
이 방법의 바람직한 실시예에 있어서, 반도체 장치의 자기정렬 콘택 형성 방법은, 상기 자기정렬 콘택홀 형성 전에, 상기 층간절연막의 상부 표면을 평탄화 식각 하는 단계를 더 포함할 수 있다.
이 방법의 바람직한 실시예에 있어서, 반도체 장치의 자기정렬 콘택 형성 방법은, 상기 자기정렬 콘택홀 형성 전에, 상기 제 2 게이트 마스크층을 식각 정지층으로 사용하여 상기 층간절연막을 평탄화 식각 하는 단계를 더 포함할 수 있다.
이 방법의 바람직한 실시예에 있어서, 반도체 장치의 자기정렬 콘택 형성 방법은, 상기 자기정렬 콘택홀 형성 후, 상기 자기정렬 콘택 마스크 패턴을 제거하는 단계; 상기 자기정렬 콘택홀이 채워질때까지 반도체 기판 상에 도전층을 증착 하는 단계; 및 상기 제 1 게이트 마스크층을 식각 정지층으로 사용하여 상기 도전층 및 제 2 게이트 마스크층을 평탄화 식각 하는 단계를 더 포함할 수 있다.
(작용)
도 3g 및 도 3h를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 자기정렬 콘택 형성 방법은, 실리콘 질화막 상에 실리콘 질화막보다 층간절연막에 대한 식각 선택비가 더 높은 폴리실리콘막을 형성함으로써, 자기정렬 콘택 식각시 게이트 마스크층의 식각을 방지할 수 있고, 따라서 게이트 전극과 콘택 패드간의 누설 전류 발생을 방지할 수 있다.
또한, 게이트 마스크층의 두께를 줄일 수 있으며, 따라서 게이트 스페이서 사이의 좁은 영역에 대한 층간절연막 내의 보이드 발생을 방지할 수 있다.
(실시예)
이하, 도 3을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3a 내지 도 3h는 도 1의 A-A' 라인에 따라 절취한 단면도로서, 본 발명의 실시예에 따른 반도체 장치의 자기정렬 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 3a를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 자기정렬 콘택 형성 방법은 먼저, 반도체 기판(100)에 활성 영역(도 1의 11)과 비활성 영역을 정의하기 위해 소자격리막(device isolation layer)(101a)이 형성된다. 상기 소자격리막(101a)은 LOCOS 방법 내지 얕은 트렌치 격리(shallow trench isolation) 방법 등으로 형성된다. 여기서, 상기 소자격리막(101a)은 트렌치를 산화막으로 채우는 얕은 트렌치 격리(shallow trench isolation) 방법으로 형성된다.
웰(well) 이온주입 공정 및 트랜지스터(transistor)의 문턱 전압(threshold voltage) 조절을 위한 이온주입(ion implantation) 공정이 수행된다.
상기 반도체 기판 상에 게이트 산화막(도면에 미도시)이 형성된 후, 게이트 산화막 상에 게이트 전극용 도전층(102, 103), 제 1 게이트 마스크층(104), 제 2 게이트 마스크층(105), 그리고 HTO(high temperature oxide) 막(106)이 차례로 증착 된다.
상기 게이트 전극용 도전층(102, 103)은 예를 들어, 폴리실리콘막(102) 및 텅스텐 실리사이드막(103)이 차례로 적층된 다층막이다. 여기서, 상기 폴리실리콘막(102) 및 텅스텐 실리사이드막(103)은 각각 약 1000Å의 두께로 형성된다. 상기 제 1 게이트 마스크층(104)은 후속 공정으로 형성되는 산화막과 식각 선택비를 갖는 물질로 형성되고, 일반적으로는 실리콘 질화막으로 형성된다.
상기 실리콘 질화막은 산화막과 충분한 식각 선택비를 갖지 못하므로 종래에는 약 1500Å 이상으로 두껍게 형성되었다. 그러나, 본 발명에서는 상기 실리콘 질화막보다 산화막에 대해 식각 선택비가 더 우수한 물질로 상기 제 2 게이트 마스크층(105)이 형성되기 때문에 종래보다 얇은 두께로 제 1 게이트 마스크층(104)의 형성이 가능하다.
상기 제 1 게이트 마스크층(104)은 후속 콘택 패드(contact pad) 형성을 위한 평탄화 식각 공정시 식각 정지층으로 사용되는데, 상기 제 1 게이트 마스크층(104)의 두께는 이러한 평탄화 식각 공정의 균일도(uniformity) 범위 내에서 결정된다. 여기서, 상기 제 1 게이트 마스크층(104)은 약 500Å 내지 1000Å의 두께 범위 내로 형성된다.
상기 제 2 게이트 마스크층(105)은 예를 들어, 폴리실리콘으로 형성되고, 후속 자기정렬 콘택 식각시 상기 제 1 게이트 마스크층(104)이 식각 되어 손상되는 것을 방지하는 기능을 갖는다. 상기 제 2 게이트 마스크층(105)은 약 300Å 내지 500Å의 두께 범위 내로 형성된다.
상기 HTO 막(106) 상에 게이트 전극 형성용 포토레지스트 패턴(108)이 형성된다.
도 3b에 있어서, 상기 포토레지스트 패턴(108)을 마스크로 사용하여 상기 HTO 막(106), 제 2 게이트 마스크층(105), 그리고 제 1 게이트 마스크층(104)이 차례로 식각된다.
상기 포토레지스트 패턴(108)이 애싱(ashing) 및 스트립(strip) 공정으로 제거된다.
상기 HTO 막(106)은 상기 포토레지스트 패턴(108)을 마스크로 사용하여 텅스텐 실리사이드막(103)을 식각 하는 경우, 상기 포토레지스트 패턴(108)과 텅스텐 실리사이드막(103)이 충분한 식각 선택비를 갖지 못하기 때문에 사용된다.
도 3c를 참조하면, 상기 HTO 막(106)을 마스크로 사용하여 상기 텅스텐 실리사이드막(103) 및 폴리실리콘막(102)이 차례로 식각 되어 게이트 구조물(110)이 형성된다. 이때, 상기 HTO 막(106)의 두께가 충분하지 못하여 상기 텅스텐 실리사이드막(103) 식각시 상기 HTO 막(106)이 모두 식각 되는 경우, 상기 폴리실리콘막(102) 식각시 상기 폴리실리콘막(105)도 함께 식각 되는 문제점이 발생되므로 적절한 두께를 갖도록 형성해야 한다. 여기서, 상기 HTO 막(106)은 게이트 전극용 도전층(102, 103)의 종류 및 두께에 따라 다르나, 상기 폴리실리콘막(102) 및 텅스텐 실리사이드막(103)이 각각 1000Å의 두께로 형성되는 경우, 상기 HTO 막(106)은 300Å 내지 500Å의 두께 범위 내로 형성된다.
상기 게이트 구조물(110) 사이의 반도체 기판 상에 LDD 구조의 소오스/드레인 영역을 형성하기 위한 위한 불순물 이온이 주입된다.
반도체 기판 전면에 게이트 스페이서 형성용 절연층이 증착 된다. 이 절연층은 상기 제 1 게이트 마스크층(104)과 마찬가지로 산화막과 식각 선택비를 갖는 물질 즉, 실리콘 질화막으로 형성된다. 이 절연층은 약 500Å의 두께를 갖도록 형성된다.
상기 절연층이 건식 식각 공정으로 식각 되어 도 3d에서와 같이, 상기 게이트 구조물(110)의 양측벽에 게이트 스페이서(112)가 형성된다. 이때, 일부 남아있던 상기 HTO 막(106)이 모두 제거된다.
다음, 상기 소자격리막(101a)이 자기정렬 콘택 식각시 식각 되는 것을 방지하기 위해 반도체 기판 전면에 보호막(도면에 미도시) 예를 들어, 실리콘 질화막이 증착 된다. 이 실리콘 질화막은 약 100Å의 두께를 갖도록 얇게 형성된다.
도 3e를 참조하면, 상기 보호막 상에 게이트 스페이서(112) 사이의 영역이 완전히 채워질 때까지 층간절연막(114)인 산화막이 증착 된다. 상기 층간절연막(114) 내에 보이드가 존재하지 않도록 하기 위해서, 상기 층간절연막(114)이 HDP(high density plasma) 설비를 이용하여 증착 된다. 상기 HDP 설비의 특징은 증착(deposition) 및 식각(etching)을 병행하여 진행되는 것으로, 기존의 산화막 증착 설비보다 좁은 영역에서의 보이드 발생을 줄이게 된다.
그러나, 상기 보이드 발생을 방지하기 위해서는 게이트 구조물(110)의 높이를 감소시키는 것이 매우 중요하며, 본 발명은 종래 보다 게이트 마스크층이 더 얇게 형성되므로 게이트 구조물(110)의 높이를 종래보다 감소시킬 수 있고, 따라서 보이드 발생을 방지하게 된다.
상기 층간절연막(114)의 상부 표면이 평탄화 식각 된다. 이 평탄화 식각 공정은 CMP 공정으로 수행되며 게이트 구조물(110) 상부에 남는 층간절연막(114)의 두께는 식각 시간으로 조절할 수 있다. 한편, 본 발명에서는 상기 제 2 게이트 마스크층(105)을 식각 정지층으로 사용하여 상기 층간절연막(114)의 평탄화 식각도 가능하다. 이는 자기정렬 콘택 식각시 제 2 게이트 마스크층(105)이 층간절연막(114)과 충분한 식각 선택비를 갖기 때문에 가능하다.
도 3f에 있어서, 상기 반도체 기판 상에 자기정렬 콘택 형성 영역이 오픈된 포토레지스트 패턴(116)이 형성된다.
상기 포토레지스트 패턴(116)을 마스크로 사용하고, 상기 제 2 게이트 마스크층(105)을 식각 정지층으로 사용하여 상기 게이트 스페이서(112) 사이의 상기 보호층이 노출될 때까지 층간절연막(114)이 식각 된다. 이때, 실리콘 질화막(104)과 층간절연막(114)의 식각 선택비 보다 폴리실리콘막(105)과 층간절연막(114)의 식각 선택비가 더 높기 때문에 제 1 게이트 마스크층(104)이 거의 식각 되지 않고, 또한 게이트 스페이서(112)도 거의 손상되지 않게 된다.
상기 층간절연막(114)이 식각된 후, 게이트 스페이서(112) 사이의 반도체 기판의 상부 표면이 노출될 때까지 보호층이 건식 식각 공정으로 제거된다. 그러면, 도 3g에서와 같이, 비트 라인 콘택홀(bit line contact hole)(118)이 형성된다. 도면에는 도시되지 않았으나, 상기 비트 라인 콘택홀(118)과 동시에 스토리지 노드 콘택홀도 형성된다.
마지막으로, 상기 포토레지스트 패턴(116)이 제거된 후, 콘택홀들을 채울 때까지 반도체 기판 전면에 콘택 패드 형성용 도전층 예를 들어, 도핑된 폴리실리콘(doped polysilicon)이 증착 된다. 이 도핑된 폴리실리콘막은 약 4000Å 내지 6000Å의 두께 범위 내로 증착 된다.
상기 제 1 게이트 마스크층(104)을 식각 정지층으로 사용하여 상기 도핑된 폴리실리콘막 및 폴리실리콘막(105)이 평탄화 식각되면 도 3h에서와 같이, 비트 라인 콘택 패드(120)가 완성된다. 상기 평탄화 식각은 CMP 공정으로 수행되고, 실리콘 질화막에 대해 식각 선택비를 갖는 연마제(slurry)를 사용하여 수행된다. 도면에는 도시되지 않았으나, 상기 비트 라인 콘택 패드(120)와 동시에 스토리지 노드 콘택 패드도 형성된다.
본 발명은 종래의 자기정렬 콘택 식각 공정시 게이트 마스크층인 실리콘 질화막과 산화막의 식각 선택비가 충분하지 못해 실리콘 질화막이 식각 되는 문제점과, 이에 따라 게이트 전극과 콘택 패드 간의 누설 전류 발생 및 게이트 마스크 두께 증가에 따른 층간절연막 내의 보이드 발생 문제점을 해결한 것이다.
본 발명은 실리콘 질화막 상에 실리콘 질화막보다 층간절연막에 대한 식각 선택비가 더 높은 폴리실리콘막을 형성함으로써, 자기정렬 콘택 식각시 게이트 마스크층의 식각을 방지할 수 있고, 따라서 게이트 전극과 콘택 패드간의 누설 전류 발생을 방지할 수 있는 효과가 있다.
또한, 게이트 마스크층의 두께를 줄일 수 있으며, 따라서 게이트 스페이서 사이의 좁은 영역에 대한 층간절연막 내의 보이드 발생을 방지할 수 있는 효과가 있다.
Claims (10)
- 소자격리막을 갖는 반도체 기판 상에 게이트 산화막, 게이트 전극층, 제 1 게이트 마스크층, 그리고 제 2 게이트 마스크층을 차례로 형성하는 단계;상기 제 2 게이트 마스크층, 제 1 게이트 마스크층, 그리고 게이트 전극층을 차례로 식각 하여 게이트 구조물들을 형성하는 단계;상기 각 게이트 구조물들의 양측벽에 게이트 스페이서를 형성하는 단계;상기 반도체 기판 전면에 층간절연막을 형성하는 단계; 및자기정렬 콘택 마스크 패턴을 사용하여 게이트 스페이서 사이의 반도체 기판의 상부 표면이 노출될 때까지 상기 층간절연막을 식각 하여 자기정렬 콘택홀을 형성하는 단계를 포함하고, 상기 제 1 게이트 마스크층, 제 2 게이트 마스크층, 그리고 게이트 스페이서는 상기 층간절연막과 식각 선택비를 갖는 물질로 형성되고, 상기 제 2 게이트 마스크층은 상기 제 1 게이트 마스크층보다 상기 층간절연막에 대해 상대적으로 더 높은 식각 선택비를 갖는 물질로 형성되는 반도체 장치의 자기정렬 콘택 형성 방법.
- 제 1 항에 있어서,상기 제 1 게이트 마스크층 및 게이트 스페이서는 실리콘 질화막으로 형성되고, 상기 제 2 게이트 마스크층은 폴리실리콘으로 형성되며, 상기 층간절연막은 산화막으로 형성되는 반도체 장치의 자기정렬 콘택 형성 방법.
- 제 2 항에 있어서,상기 층간절연막은 HDP 산화막인 반도체 장치의 자기정렬 콘택 형성 방법.
- 제 1 항에 있어서,상기 제 1 게이트 마스크층은 약 500Å 내지 1000Å의 두께 범위 내로 형성되고, 상기 제 2 게이트 마스크층은 약 300Å 내지 500Å의 두께 범위 내로 형성되는 반도체 장치의 자기정렬 콘택 형성 방법.
- 제 1 항에 있어서,상기 제 2 게이트 마스크층 상에 상기 게이트 전극층과 식각 선택비를 갖는 제 3 게이트 마스크층을 형성하는 단계를 더 포함하고, 상기 제 3 게이트 마스크층은 상기 게이트 전극층의 식각 마스크로 사용되고, 상기 게이트 스페이서 형성을 위한 식각 공정시 제거되는 반도체 장치의 자기정렬 콘택 형성 방법.
- 제 1 항에 있어서,상기 층간절연막 형성 전에 반도체 기판 전면에 상기 소자격리막을 보호하기 위한 얇은 물질층을 증착 하는 단계를 더 포함하는 반도체 장치의 자기정렬 콘택 형성 방법.
- 제 6 항에 있어서,상기 물질층은 실리콘 질화막으로서, 약 100Å 두께로 증착되는 반도체 장치의 자기정렬 콘택 형성 방법.
- 제 1 항에 있어서,상기 자기정렬 콘택홀 형성 전에, 상기 층간절연막의 상부 표면을 평탄화 식각 하는 단계를 더 포함하는 반도체 장치의 자기정렬 콘택 형성 방법.
- 제 1 항에 있어서,상기 자기정렬 콘택홀 형성 전에, 상기 제 2 게이트 마스크층을 식각 정지층으로 사용하여 상기 층간절연막을 평탄화 식각 하는 단계를 더 포함하는 반도체 장치의 자기정렬 콘택 형성 방법.
- 제 1 항에 있어서,상기 자기정렬 콘택홀 형성 후, 상기 자기정렬 콘택 마스크 패턴을 제거하는 단계;상기 자기정렬 콘택홀이 채워질때까지 반도체 기판 상에 도전층을 증착 하는 단계; 및상기 제 1 게이트 마스크층을 식각 정지층으로 사용하여 상기 도전층 및 제 2 게이트 마스크층을 평탄화 식각 하는 단계를 더 포함하는 반도체 장치의 자기정렬 콘택 형성 방법.
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