KR100292940B1 - 디램 셀 캐패시터의 제조 방법 - Google Patents

디램 셀 캐패시터의 제조 방법 Download PDF

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Abstract

본 발명은 스토리지 전극 콘택홀과 스토리지 전극을 자기정렬 시키는 DRAM 셀 캐패시터의 제조 방법에 관한 것으로, 반도체 기판 상에 형성된 제 1 절연층 상에 제 2 절연층을 사이에 두고, 절연층들과 식각 선택비를 갖는 제 1 물질층 및 제 2 물질층이 차례로 형성된다. 이때, 제 2 절연층은 스토리지 전극과 동일한 두께로 형성된다. 제 2 물질층 상에 형성된 스토리지 전극 형성용 리버스 패턴을 마스크로 사용하여 제 2 물질층, 제 2 절연층, 그리고 제 1 물질층이 차례로 식각 되어 적어도 하나의 제 1 오프닝이 형성된다. 제 1 오프닝의 양측벽에 제 1 절연층과 식각 선택비를 갖는 제 1 도전층으로 스페이서가 형성된다. 제 2 물질층 및 도전층 스페이서를 마스크로 사용하여 제 1 절연층을 식각 하여 적어도 하나의 제 2 오프닝이 형성된다. 제 2 오프닝 및 제 1 오프닝이 제 2 도전층으로 채워진 후, 제 2 도전층 및 제 2 절연층이 제거되면 제 2 오프닝에 자기 정렬된 스토리지 전극이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 스토리지 전극 콘택홀 형성 공정과 스토리지 전극 형성 공정을 병합함으로써, 포토 공정 수를 줄일 수 있고, 스토리지 전극 콘택홀과 스토리지 전극을 자기정렬 시킬 수 있으며, 따라서 스토리지 전극 콘택홀과 스토리지 전극의 오정렬을 방지할 수 있다. 또한, 스토리지 전극 콘택홀의 크기를 감소시킬 수 있고, 스토리지 전극 콘택홀과 비트 라인과의 마진을 증가시킬 수 있다.

Description

디램 셀 캐패시터의 제조 방법(A METHOD OF FABRICATING DRAM CELL CAPACITOR)
본 발명은 DRAM 셀 캐패시터(DRAM cell capacitor)의 제조 방법에 관한 것으로, 좀 더 구체적으로는 스토리지 전극 콘택홀(storage electrode contact hole)과 스토리지 전극을 자기정렬(self-align) 시키는 DRAM 셀 캐패시터의 제조 방법에 관한 것이다.
4 GDRAM(0.30 pitch)을 개발하는데 있어서, 스토리지 전극의 크기는 점점 줄어드는 반면, 스토리지 전극 콘택홀의 크기를 줄이는 데는 한계가 있게 된다.
따라서, 스토리지 전극 콘택홀과 스토리지 전극간의 오정렬 마진(misalign margin)이 줄어들게 되고, 또한 스토리지 전극 콘택홀과 비트 라인간의 마진이 줄어들게 되어 스토리지 전극 콘택홀이 비트 라인(bit line)과 접촉(touch)하게 되는 문제점이 발생되고 있다.
스토리지 전극 폴리 패터닝(patterning)시, 포토 마스크(photo mask)의 제작, 광학 리소그라피(optic lithography) 공정, 그리고 식각 등 기존 공정의 한계에 의하여 패터닝(patterning) 불량 및 균일도(uniformity) 불량 등 많은 문제점이 발생되고 있다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 전극 콘택홀과 스토리지 전극을 자기정렬 시킬 수 있고, 따라서 스토리지 전극 콘택홀과 스토리지 전극의 오정렬을 방지할 수 있는 DRAM 셀 캐패시터의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 스토리지 전극 콘택홀의 크기를 감소시킬 수 있고, 이로써 스토리지 전극 콘택홀과 비트 라인과의 마진을 증가시킬 수 있는 DRAM 셀 캐패시터의 제조 방법을 제공함에 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 DRAM 셀 캐패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인의 연장 방향으로 절취한 단면도;
도 2a 내지 도 2g는 본 발명의 실시예에 따른 DRAM 셀 캐패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인의 연장 방향으로 절취한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 102 : 소자격리막
104a - 104d : 게이트 전극 106a : 스토리지 전극 패드
106b : 비트 라인 패드 108 : 제 1 절연층
109a - 109d : 비트 라인 110 : 제 1 물질층
112 : 제 2 절연층 114 : 제 2 물질층
116 : 리버스 패턴 117 : 제 1 오프닝
118 : 도전층 스페이서 119 : 제 2 오프닝
120 : 도전층 122 : 스토리지 전극
124 : 스토리지 전극 스페이서
상술한 목적을 달성하기 위한 본 발명에 의하면, DRAM 셀 캐패시터의 제조 방법은, 게이트 전극들이 형성된 반도체 기판 상에 제 1 절연층을 형성하되, 상기 제 1 절연층 내에 비트 라인들을 갖도록 형성하는 단계와; 상기 제 1 절연층 상에 제 2 절연층을 사이에 두고, 상기 절연층들과 식각 선택비를 갖는 제 1 물질층 및 제 2 물질층을 차례로 형성하되, 상기 제 2 절연층을 스토리지 전극 두께로 형성하는 단계와; 상기 제 2 물질층 상에 스토리지 전극 형성용 리버스 패턴(reverse pattern)을 형성하는 단계와; 상기 리버스 패턴을 마스크로 사용하여 제 2 물질층, 제 2 절연층, 그리고 제 1 물질층을 차례로 식각 하여 적어도 하나의 제 1 오프닝을 형성하는 단계와; 상기 리버스 패턴을 제거하는 단계와; 상기 제 1 오프닝의 양측벽에 상기 제 1 절연층과 식각 선택비를 갖는 제 1 도전층으로 스페이서를 형성하는 단계와; 상기 제 2 물질층 및 도전층 스페이서를 마스크로 사용하여 상기 제 1 절연층을 식각 하여 적어도 하나의 제 2 오프닝을 형성하는 단계와; 상기 제 2 오프닝 및 제 1 오프닝을 제 2 도전층으로 채우는 단계와; 상기 제 2 절연층의 상부 표면이 노출되도록 상기 제 2 도전층 및 제 2 물질층을 평탄화 식각하는 단계와; 상기 제 1 물질층을 식각 정지층으로 하여 제 2 절연층을 제거하여 상기 제 2 오프닝에 자기정렬 스토리지 전극을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 DRAM 셀 캐패시터의 제조 방법은, 상기 제 2 절연층 제거 후 상기 스토리지 전극 양측의 제 1 물질층을 제거하는 단계를 더 포함할 수 있다.
이 방법의 바람직한 실시예에 있어서, 상기 DRAM 셀 캐패시터의 제조 방법은, 상기 스토리지 전극을 포함하여 제 1 물질층 상에 도전층을 형성하는 단계와; 상기 제 1 절연층의 상부 표면이 노출되도록 도전층 및 그 하부의 상기 제 1 물질층을 에치 백 공정으로 식각 하여 스토리지 전극 스페이서를 형성하는 단계를 더 포함할 수 있다.
도 1d 및 도 2d를 참조하면, 본 발명의 실시예에 따른 신규한 DRAM 셀 캐패시터의 제조 방법은, 스토리지 전극 콘택홀 형성 공정과 스토리지 전극 형성 공정을 병합함으로써, 포토 공정 수를 줄일 수 있다. 즉, 스토리지 전극 콘택홀과 스토리지 전극을 자기정렬 시킴으로써 스토리지 전극 콘택홀과 스토리지 전극의 오정렬을 방지할 수 있다. 또한, 스토리지 전극 콘택홀의 크기를 감소시킬 수 있고, 스토리지 전극 콘택홀과 비트 라인과의 마진을 증가시킬 수 있다.
이하, 도 1 및 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2g에 있어서, 도 1a 내지 도 1g에 도시된 DRAM 셀 캐패시터의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 DRAM 셀 캐패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인의 연장 방향으로 절취한 단면도이고, 도 2a 내지 도 2g는 본 발명의 실시예에 따른 DRAM 셀 캐패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인의 연장 방향으로 절취한 단면도이다.
도 1a 및 도 2a를 참조하면, 본 발명의 실시예에 따른 DRAM 셀 캐패시터의 제조 방법은, 먼저 반도체 기판(100) 상에 활성영역과 비활성 영역을 정의하여 소자격리막(102)이 형성된다.
상기 반도체 기판(100) 상에 게이트 산화막을 사이에 두고 게이트 전극들(104a - 104d)이 형성된다. 상기 게이트 전극들(104a - 104d)은 실리콘 질화막(SiN)(105) 등의 절연막에 의해 둘러싸이도록 형성된다.
상기 게이트 전극들(104a - 104d) 사이 및 비트 라인 형성 영역의 반도체 기판(100) 상에 각각 스토리지 전극 패드(pad)(106a) 및 비트 라인 패드(106b)가 형성된다.
상기 게이트 전극들(104a - 104d)을 포함하여 반도체 기판(100) 상에 제 1 절연층(108)이 형성된다. 상기 제 1 절연층(108) 내에 비트 라인들(109a - 109d)이 형성되어 있다. 좀 더 구체적으로, 상기 게이트 전극들(104a - 104d)을 포함하여 반도체 기판(100) 상에 평탄한 상부 표면을 갖는 제 1 산화막(108a)이 형성된다. 상기 제 1 산화막(108a) 상에 비트 라인들(109a - 109d)이 형성된 후, 상기 비트 라인들(109a - 109d)을 포함하여 제 1 산화막(108a) 상에 평탄한 상부 표면을 갖는 제 2 산화막(108b)이 형성된다.
상기 제 1 절연층(108) 상에 제 1 물질층(110), 제 2 절연층(112), 그리고 제 2 물질층(114)이 차례로 형성된다. 상기 제 1 및 제 2 물질층(110, 114)은 상기 절연층들(108, 112)과 식각 선택비를 갖는 물질로 형성된다. 상기 절연층들(108, 112)이 산화막인 경우, 상기 제 1 및 제 2 물질층(110, 114)은 실리콘 질화막 또는 폴리실리콘막이다.
상기 제 1 물질층(110)은 약 500Å 두께로 형성된다. 상기 제 2 절연층(112)은 스토리지 전극과 동일한 두께 이상으로 형성된다. 예를 들어, 10,000Å - 11,000Å의 두께 범위 내로 형성된다. 상기 제 2 물질층(114)은 1500Å - 2000Å 두께 범위 내로 형성된다.
도 1b 및 도 2b에 있어서, 상기 제 2 물질층(114) 상에 스토리지 전극 형성용 리버스 패턴(reverse pattern)(116)이 형성된다. 상기 리버스 패턴(116)은, 예를 들어 포토레지스트막으로 형성된다.
상기 리버스 패턴(116)을 마스크로 사용하여, 상기 제 2 물질층(114), 제 2 절연층(112), 그리고 제 1 물질층(110)이 차례로 식각 되어 적어도 하나의 제 1 오프닝(117)이 형성된다.
상기 제 2 물질층(114)은, 상기 제 2 절연층(112)과 식각 선택비를 갖기 때문에 제 1 오프닝(117) 형성시 제 1 오프닝(117)의 크기가 증가되는 것을 방지한다.
도 1c 및 도 2c를 참조하면, 상기 리버스 패턴(116)이 애싱(ashing) 등으로 제거된 후, 상기 제 1 오프닝(117)을 포함하여 제 2 물질층(114) 상에 폴리실리콘막 등의 제 1 도전층이 형성된다. 상기 제 1 도전층은 약 300Å 두께로 형성된다.
상기 제 1 도전층이 에치 백 공정 등과 같은 이방성 식각(anisotropic etch)으로 식각 되어 상기 제 1 오프닝(117)의 양측벽에 도전층 스페이서(118)가 형성된다.
상기 도전층 스페이서(118)는 후속 공정으로 형성되는 스토리지 전극 콘택홀의 크기를 줄이는 기능을 갖는다. 이로써, 스토리지 전극 콘택홀이 비트 라인과 접촉되는 것을 방지하게 된다.
도 1d 및 도 2d에 있어서, 상기 제 2 물질층(114) 및 도전층 스페이서(118)를 마스크로 사용하여 상기 제 1 절연층(108)이 식각된다. 그러면, 상기 제 1 오프닝(117)의 크기보다 상대적으로 작은 크기의 스토리지 전극 콘택홀 즉, 제 2 오프닝(119)이 형성된다.
도 1e 및 도 2e를 참조하면, 상기 제 2 오프닝(119) 및 제 1 오프닝(117)이 폴리실리콘막 등의 제 2 도전층(120)으로 채워진다. 상기 제 2 절연층(112)의 상부 표면이 노출되도록 제 2 도전층(120) 및 제 2 물질층(114)이 평탄화 식각 된다. 상기 평탄화 식각은 에치 백(etch back) 공정 및 CMP(Chemical Mechanical Polishing) 공정 중 어느 하나로 수행된다.
마지막으로, 상기 제 2 절연층(112)이 습식 식각 등으로 제거되면 도 1f 및 도 2f에 도시된 바와 같이, 스토리지 전극 콘택홀인 제 2 오프닝(119)에 자기정렬 스토리지 전극(122)이 형성된다. 이때, 상기 제 2 절연층(112) 제거시 상기 제 1 물질층(110)이 식각 정지층으로 작용하게 된다. 후속 공정으로서, 상기 스토리지 전극(122) 양측의 제 1 물질층(110)이 제거될 수 있다. 그러나, 만일 상기 제 1 물질층(110)이 도전층인 경우 필수적으로 제거되어야 한다.
여기서, 상기 제 1 물질층(110) 제거는, 에치 백 공정 등과 같은 이방성 식각에 의해 수행된다.
상기 스토리지 전극(122)의 표면적을 증가시키기 위해 즉, 셀 캐패시턴스를 증가시키기 위해 도 1g 및 도 2g에 도시된 바와 같이, 스토리지 전극 스페이서(124)가 더 형성된다.
상기 스토리지 전극 스페이서(124) 형성은, 먼저 상기 스토리지 전극(122)을 포함하여 제 1 물질층(110) 상에 상기 스토리지 전극 스페이서 형성용 폴리실리콘막이 형성된다. 상기 폴리실리콘막은, 약 300Å 두께로 형성된다. 상기 폴리실리콘막이 에치 백 공정 등과 같은 이방성 식각으로 식각 된다. 이때, 상기 제 1 물질층(110)까지 식각 하여 제 1 절연층(108)의 상부 표면이 노출되도록 한다.
상기 스토리지 전극 스페이서(124)의 형성은, 후속 증착 공정 예를 들어, 유전체막 및 플레이트 전극막 증착 공정에 있어서 스텝 카버리지(step coverage)를 향상시키게 된다.
본 발명은 DRAM 셀 캐패시터의 제조 뿐아니라, 일반적으로 콘택홀 상부에 랜딩 패드(landing pad)를 제조하는 반도체 공정에 응용될 수 있다.
본 발명은 스토리지 전극 콘택홀 형성 공정과 스토리지 전극 형성 공정을 병합함으로써, 포토 공정 수를 줄일 수 있고, 스토리지 전극 콘택홀과 스토리지 전극을 자기정렬 시킬 수 있다. 따라서, 스토리지 전극 콘택홀과 스토리지 전극의 오정렬을 방지할 수 있는 효과가 있다.
또한, 스토리지 전극 콘택홀의 크기를 감소시킬 수 있고, 스토리지 전극 콘택홀과 비트 라인과의 마진을 증가시킬 수 있는 효과가 있다.

Claims (12)

  1. 게이트 전극들이 형성된 반도체 기판 상에 제 1 절연층을 형성하되, 상기 제 1 절연층 내에 비트 라인들을 갖도록 형성하는 단계와;
    상기 제 1 절연층 상에 제 2 절연층을 사이에 두고, 상기 절연층들과 식각 선택비를 갖는 제 1 물질층 및 제 2 물질층을 차례로 형성하는 단계와;
    상기 제 2 물질층 상에 스토리지 전극 형성용 리버스 패턴(reverse pattern)을 형성하는 단계와;
    상기 리버스 패턴을 마스크로 사용하여 제 2 물질층, 제 2 절연층, 그리고 제 1 물질층을 차례로 식각 하여 적어도 하나의 제 1 오프닝을 형성하는 단계와;
    상기 리버스 패턴을 제거하는 단계와;
    상기 제 1 오프닝의 양측벽에 상기 제 1 절연층과 식각 선택비를 갖는 제 1 도전층으로 스페이서를 형성하는 단계와;
    상기 제 2 물질층 및 도전층 스페이서를 마스크로 사용하여 상기 제 1 절연층을 식각 하여 적어도 하나의 제 2 오프닝을 형성하는 단계와;
    상기 제 2 오프닝 및 제 1 오프닝을 제 2 도전층으로 채우는 단계와;
    상기 제 2 절연층의 상부 표면이 노출되도록 상기 제 2 도전층 및 제 2 물질층을 평탄화 식각하는 단계와;
    상기 제 1 물질층을 식각 정지층으로 하여 제 2 절연층을 제거하여 상기 제 2 오프닝에 자기정렬 스토리지 전극을 형성하는 단계를 포함하는 DRAM 셀 캐패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 물질층과 제 2 물질층은, 각각 실리콘 질화막 및 폴리실리콘막 중 어느 하나인 DRAM 셀 캐패시터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 절연층은, 적어도 상기 스토리지 전극과 동일한 두께로 형성되는 DRAM 셀 캐패시터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 절연층은, 10,000Å - 11,000Å 두께 범위 내로 형성되는 DRAM 셀 캐패시터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 도전층은, 약 300Å 두께로 형성되는 DRAM 셀 캐패시터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 도전층 스페이서는, 상기 제 2 오프닝의 크기를 제 1 오프닝의 크기보다 상대적으로 작게 형성되도록 하는 DRAM 셀 캐패시터의 제조 방법.
  7. 제 1 항에 있어서,
    상기 평탄화 식각 공정은, 에치 백 공정 및 CMP 중 어느 하나인 DRAM 셀 캐패시터의 제조 방법.
  8. 제 1 항에 있어서,
    상기 DRAM 셀 캐패시터의 제조 방법은, 상기 제 2 절연층 제거 후 상기 스토리지 전극 양측의 제 1 물질층을 제거하는 단계를 더 포함하는 DRAM 셀 캐패시터의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 1 물질층 제거는, 이방성 식각 공정으로 수행되는 DRAM 셀 캐패시터의 제조 방법.
  10. 제 1 항에 있어서,
    상기 DRAM 셀 캐패시터의 제조 방법은, 상기 스토리지 전극을 포함하여 제 1 물질층 상에 도전층을 형성하는 단계와;
    상기 제 1 절연층의 상부 표면이 노출되도록 도전층 및 그 하부의 상기 제 1 물질층을 이방성 식각 공정으로 식각 하여 스토리지 전극 스페이서를 형성하는 단계를 더 포함하는 DRAM 셀 캐패시터의 제조 방법.
  11. 제 10 항에 있어서,
    상기 도전층은, 약 300Å 두께로 형성되는 DRAM 셀 캐패시터의 제조 방법.
  12. 제 10 항에 있어서,
    상기 스토리지 전극 스페이서는, 스토리지 전극의 표면적을 증가시키는 DRAM 셀 캐패시터의 제조 방법.
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TW087119254A TW390027B (en) 1998-03-30 1998-11-20 A method for fabricating DRAM cell capacitor
GB9826095A GB2336031B (en) 1998-03-30 1998-11-27 A method for fabricating a dram cell capacitor
DE19860884A DE19860884A1 (de) 1998-03-30 1998-12-31 Verfahren zur Herstellung eines Dram-Zellenkondensators
CN99100795A CN1230778A (zh) 1998-03-30 1999-02-26 制造动态随机存取存储器单元电容器的方法
FR9902960A FR2776835A1 (fr) 1998-03-30 1999-03-10 Procede de fabrication d'un condensateur de cellule de memoire vive dynamique
JP11087117A JPH11312792A (ja) 1998-03-30 1999-03-29 Ｄｒａｍセルのキャパシタの製造方法
US09/281,023 US6159820A (en) 1998-03-30 1999-03-30 Method for fabricating a DRAM cell capacitor

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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100279298B1 (ko) * 1998-07-02 2001-02-01 윤종용 반도체 메모리 장치의 제조 방법 및 그 구조
TW418531B (en) * 1999-08-24 2001-01-11 Taiwan Semiconductor Mfg Manufacture method of capacitor of DRAM cell
JP3943320B2 (ja) * 1999-10-27 2007-07-11 富士通株式会社 半導体装置及びその製造方法
KR100421051B1 (ko) * 2001-12-15 2004-03-04 삼성전자주식회사 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법 및그에 따라 제조된 반도체 메모리 소자
KR100439038B1 (ko) * 2002-08-23 2004-07-03 삼성전자주식회사 스터드형태의 캡핑층을 구비한 반도체 장치의 비트라인 및그의 형성방법
KR100598245B1 (ko) * 2002-12-30 2006-07-07 동부일렉트로닉스 주식회사 반도체 금속 배선 형성 방법
US6864161B1 (en) * 2003-02-20 2005-03-08 Taiwan Semiconductor Manufacturing Company Method of forming a gate structure using a dual step polysilicon deposition procedure
KR100539272B1 (ko) * 2003-02-24 2005-12-27 삼성전자주식회사 반도체 장치 및 그 제조방법
KR100607647B1 (ko) * 2003-03-14 2006-08-23 주식회사 하이닉스반도체 반도체소자의 제조 방법
US6872647B1 (en) * 2003-05-06 2005-03-29 Advanced Micro Devices, Inc. Method for forming multiple fins in a semiconductor device
US8388851B2 (en) 2008-01-08 2013-03-05 Micron Technology, Inc. Capacitor forming methods
US7759193B2 (en) * 2008-07-09 2010-07-20 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8691697B2 (en) * 2010-11-11 2014-04-08 International Business Machines Corporation Self-aligned devices and methods of manufacture
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US8946043B2 (en) 2011-12-21 2015-02-03 Micron Technology, Inc. Methods of forming capacitors
US8652926B1 (en) 2012-07-26 2014-02-18 Micron Technology, Inc. Methods of forming capacitors
KR101928310B1 (ko) 2012-10-18 2018-12-13 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960039371A (ko) * 1995-04-17 1996-11-25 김광호 이중 실린더형 캐패시터를 갖는 반도체장치의 제조방법
KR970013363A (ko) * 1995-08-31 1997-03-29 김광호 반도체 장치의 커패시터 제조방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960001601B1 (ko) * 1992-01-23 1996-02-02 삼성전자주식회사 반도체 장치의 접촉구 매몰방법 및 구조
US5384287A (en) * 1991-12-13 1995-01-24 Nec Corporation Method of forming a semiconductor device having self-aligned contact holes
US5498889A (en) * 1993-11-29 1996-03-12 Motorola, Inc. Semiconductor device having increased capacitance and method for making the same
KR0161731B1 (ko) * 1994-10-28 1999-02-01 김주용 반도체소자의 미세콘택 형성방법
KR0140657B1 (ko) * 1994-12-31 1998-06-01 김주용 반도체 소자의 제조방법
KR0161422B1 (ko) * 1995-07-31 1999-02-01 김광호 접촉창을 용이하게 매몰한 반도체 장치 및 그 제조 방법
US5543345A (en) * 1995-12-27 1996-08-06 Vanguard International Semiconductor Corp. Method for fabricating crown capacitors for a dram cell
US5710073A (en) * 1996-01-16 1998-01-20 Vanguard International Semiconductor Corporation Method for forming interconnections and conductors for high density integrated circuits
US5554557A (en) * 1996-02-02 1996-09-10 Vanguard International Semiconductor Corp. Method for fabricating a stacked capacitor with a self aligned node contact in a memory cell
JP2790110B2 (ja) * 1996-02-28 1998-08-27 日本電気株式会社 半導体装置の製造方法
US5670404A (en) * 1996-06-21 1997-09-23 Industrial Technology Research Institute Method for making self-aligned bit line contacts on a DRAM circuit having a planarized insulating layer
US5918120A (en) * 1998-07-24 1999-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating capacitor-over-bit line (COB) dynamic random access memory (DRAM) using tungsten landing plug contacts and Ti/TiN bit lines
US5956594A (en) * 1998-11-02 1999-09-21 Vanguard International Semiconductor Corporation Method for simultaneously forming capacitor plate and metal contact structures for a high density DRAM device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960039371A (ko) * 1995-04-17 1996-11-25 김광호 이중 실린더형 캐패시터를 갖는 반도체장치의 제조방법
KR970013363A (ko) * 1995-08-31 1997-03-29 김광호 반도체 장치의 커패시터 제조방법

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