JP3943320B2 - 半導体装置及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関するものであり、特に、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）混載システムＬＳＩ等の高集積度半導体集積回路装置において、微細なビアホールを欠陥なく且つ低温プロセスで形成するための絶縁膜の積層構造に特徴のある半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年の半導体集積回路装置の高集積度化に伴って配線層と配線層との間に絶縁開口部を形成して微細ビアホールを形成するＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎ Ｃｏｎｔａｃｔ）法、ＭＤＣ（Ｍｏｄｉｆｉｅｄ Ｃｏｎｔａｃｔ）法、或いは、ＰＳＣ（Ｐｏｌｙ Ｓｈｒｉｎｋ Ｃｏｎｔａｃｔ）法等が知られている。以下、図１３乃至図１６を参照してこれらのビアホールの形成方法を説明する。
【０００３】
始めに、図１３を参照して、従来のＳＡＣ法の工程を説明する。
図１３（ａ）参照
まず、ＳｉＯ2膜等の下地絶縁膜５１上にビット線等の配線層５２を、例えば、ライン／スペースが０．１６μｍ／０．２４μｍの設計ルールで形成した後、ＳｉＮ膜を堆積させ、異方性エッチングを施すことによってスペーサ５４を形成する。
【０００４】
なお、この場合、配線層５２間に間隙を形成するためには、ＳｉＮ膜の厚さは０．１２μｍ以下にする必要がある。
また、配線層５２の上面には予めＳｉＮ膜５３が形成されており、また、下地絶縁膜５１の配線層５２間に対応する位置には電極プラグ（図示せず）が設けられている。
【０００５】
次いで、全面にＢＰＳＧ膜等の層間絶縁膜５５を厚く堆積させた後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法或いはエッチバック法を用いて層間絶縁膜５５の表面を平坦化する。続いて、次いで、フォトリソグラフィー技術を用いて０．２４μｍの幅のビアホール用のレジストパターン（図示せず）を形成した後、ＳｉＮ膜５３及びスペーサ５４をエッチングストッパーとして異方性エッチングを行うことによってビアホール５６を形成する。
【０００６】
図１３（ｂ）参照
次いで、全面に、例えば、Ｐ（リン）をドープしたドープト非結晶Ｓｉ層５７を厚く堆積させる。
【０００７】
図１３（ｃ）参照
次いで、ＣＭＰ法を用いて層間絶縁膜５５の表面が露出するまで研磨することによって、層間絶縁膜５５上に堆積したドープト非結晶Ｓｉ層５７を除去してビアホール５６に埋め込まれたＳｉプラグ５８が形成される。
【０００８】
次に、図１４を参照して、従来のＭＤＣ法の工程を説明する。
図１４（ａ）参照
まず、ＳｉＯ2膜等の下地絶縁膜５１上にビット線等の配線層５２を、例えば、ライン／スペースが０．１６μｍ／０．２４μｍの設計ルールで形成した後、全面にＢＰＳＧ膜等の層間絶縁膜５５を厚く堆積させ、ＣＭＰ法或いはエッチバック法を用いて層間絶縁膜５５の表面を平坦化する。続いて、フォトリソグラフィー技術を用いて０．２４μｍの幅のビアホールのレジストパターン（図示せず）を形成した後、配線層５２をエッチングストッパとして異方性エッチングを行うことによってビアホール５６を形成する。
なお、下地絶縁膜５１の配線層５２間に対応する位置には電極プラグ（図示せず）が設けられている。
【０００９】
図１４（ｂ）参照
次いで、ＳｉＮ膜等のＢＰＳＧ膜に対して選択エッチング性のある絶縁膜５９を堆積させる。
なお、この場合、配線層５２間に間隙を形成するためには、スペーサ５４の厚さは０．１２μｍ以下、特に、０．１μｍ以下にする必要がある。
【００１０】
図１４（ｃ）参照
次いで、異方性エッチングを施すことによって、スペーサ６０を形成し、スペーサ６０同士の間隙を新たなビアホール６１とする。
【００１１】
図１４（ｄ）参照
次いで、全面に、例えば、Ｐ（リン）をドープしたドープト非結晶Ｓｉ層を厚く堆積させた後、ＣＭＰ法を用いて層間絶縁膜５５の表面が露出するまで研磨することによって、層間絶縁膜５５上に堆積したドープト非結晶Ｓｉ層を除去してビアホール６１に埋め込まれたＳｉプラグ６２が形成される。
【００１２】
次に、図１５及び図１６を参照して、従来のＰＳＣ法の工程を説明する。
図１５（ａ）参照
まず、ＳｉＯ2膜等の下地絶縁膜５１上にビット線等の配線層５２を、例えば、ライン／スペースが０．１６μｍ／０．２４μｍの設計ルールで形成した後、全面にＢＰＳＧ膜等の層間絶縁膜５５を厚く堆積させ、ＣＭＰ法或いはエッチバック法を用いて層間絶縁膜５５の表面を平坦化する。続いて、全面に層間絶縁膜５５と選択エッチング性のある非結晶Ｓｉ層６３を、例えば、厚さ０．３μｍに堆積させる。
なお、下地絶縁膜５１の配線層５２間に対応する位置には電極プラグ（図示せず）が設けられている。
【００１３】
図１５（ｂ）参照
次いで、フォトリソグラフィー技術を用いて０．２４μｍ幅のビアホール用のレジストパターン（図示せず）を形成した後、層間絶縁膜５５をエッチングストッパとして異方性エッチングを行うことによって非結晶Ｓｉ層６３に開口部６４を形成する。
【００１４】
図１５（ｃ）参照
次いで、全面に、再び、非結晶Ｓｉ層を、例えば厚さ０．１２μｍ以下に堆積させた後、異方性エッチングを施すことによってＳｉスペーサ６５を形成し、Ｓｉスペーサ６５同士の間隙を新たな開口部６６とする。
【００１５】
図１６（ｄ）参照
次いで、非結晶Ｓｉ層６３及びＳｉスペーサ６５をマスクとして異方性エッチングを施すことによって、ビアホール６７を形成する。
【００１６】
図１６（ｅ）参照
次いで、全面に、例えば、Ｐ（リン）をドープしたドープト非結晶Ｓｉ層６８を厚く堆積させる。
【００１７】
図１６（ｆ）参照
次いで、ＣＭＰ法を用いて眉間絶縁膜５５の表面が露出するまで研磨することによって、層間絶縁膜５５上に堆積したドープト非結晶Ｓｉ層６８を除去してビアホール６７に埋め込まれたＳｉプラグ６９が形成される。
【００１８】
次に、このようなビアホールを自己整合的に形成する技術のうち、ＰＳＣ法を用いてストレージノード用ビアホールを形成した従来のＤＲＡＭ混載システムＬＳＩの製造工程を図１７乃至図２６を参照して説明する。
なお、各図において、図（ａ）はメモリセルの断面図であり、図（ｂ）は、図（ａ）と同一時点におけるアライメントマーク部の断面図であり、また、図（ｃ）は図（ａ）と直交する方向の断面図であり、図（ｄ）はロジックトランジスタの断面図である。
【００１９】
図１７（ａ）乃至図１８（ｄ）参照
まず、ｐ型シリコン基板７１にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて素子分離絶縁膜７２を形成する。
なお、この場合のｐ型シリコン基板７１はｎ型シリコン基板に形成したｐ型ウェル領域でも良いし、また、ｐ型シリコン基板に形成したｐ型ウェル領域であっても良く、また、必要に応じて、イオン注入法等を用いてチャネル・ストップ領域やチャネル・ドープ領域を形成しても良い。
【００２０】
次いで、ウエットＯ2を用いて熱酸化によってゲート酸化膜７３を形成した後、アモルファスＳｉ層を、例えば、厚さ１００ｎｍ堆積させ、次いで、Ａｓ（砒素）またはＰをイオン注入することによって導電性を有するＳｉゲート電極層７４とする。
【００２１】
次いで、例えば、厚さが１００ｎｍのＷＳｉ2層７５及び、プラズマＣＶＤ法を用いて、例えば、厚さが１００ｎｍのＰ−ＳｉＮ膜７６を順次堆積させた後、フォトリソグラフィー技術を用いて、ＤＲＡＭ部においては、例えば、ライン／スペースが０．２０μｍ／０．２０μｍの設計ルールでパターニング及びエッチングを行うことによって、ゲート電極及びそれに連続するワード線を形成する。なお、図（ｄ）のロジックトランジスタ部におけるゲート電極のゲート長は、例えば、０．１８μｍとする。
【００２２】
次いで、ｎチャネル型ＦＥＴ部においては、Ｐをイオン注入することによってＤＲＡＭ部においてはｎ型ドレイン領域７７及びｎ型ソース領域７８を形成するとともに、ロジックトランジスタ部においてはｎ型ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域７９を形成する。
【００２３】
次いで、ＣＶＤ法を用いて全面に、厚さが、例えば、６０ｎｍのＳｉＮ膜８０を堆積させた後、ＤＲＡＭ部をレジストでマスクした状態で異方性エッチングを施すことによって、ロジックトランジスタ部のゲート電極の側壁にスペーサ８１を形成する。続いて、このスペーサ８１をマスクとしてＡｓをイオン注入することによってロジックトランジスタ部にｎ＋型ドレイン領域８２及びｎ＋型ソース領域８３を形成した後、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍａＩＡｎｎｅａｌ）法を用いて、例えば、１０００℃において１０秒間熱処理を行うことによってイオン注入に伴う欠陥を回復する。
【００２４】
次いで、全面にＣｏを、厚さが例えば５０ｎｍに堆積させた後、５００℃において３０秒間の熱処理を行うことによってｎ＋型ドレイン領域８２及びｎ+型ソース領域８３の表面にのみＣｏＳｉ2からなるシリサイド電極８４を形成する。続いて、過酸化水素水とアンモニア水の混合液または硫酸と過酸化水素水の混合液を用いてエッチングすることによって未反応のＣｏを除去する。
【００２５】
次いで、再び、ＣＶＤ法を用いて全面に、厚さが例えば２０ｎｍのＳｉＮ膜８５を堆積させる。
なお、この場合、ロードロックを用いた成長装置内でＳｉＮ膜８５を成長することによって、ＳｉＮ膜８５の成長時の酸素の巻き込みによるシリサイド電極８４の酸化を防止することができる。
【００２６】
次いで、全面にＢＰＳＧ膜８６を堆積させた後、ＤＲＡＭ部においてＳＡＣ法を用いてビットコンタクト及びストレージコンタクトを形成する。
この場合、フォトリソグラフィー技術を用いて０．２４μｍ幅のビアホール用のレジストパターン（図示せず）を形成した後、Ｃ4Ｆ8＋ＣＯ＋Ａｒ＋Ｏ2を用いた２周波ＲＩＥ（反応性イオンエッチング）を施すことによってＢＰＳＧ膜８６をエッチングする。続いて、ＳｉＮ膜８５をエッチングして、ｎ型ドレイン領域７７及びｎ型ソース領域７８を露出させる。
【００２７】
このエッチング工程において、ゲート電極の互いに対向する側壁にサイドウォール８７が形成され、このサイドウォール８７によって後述するＳｉプラグ８８，８９とゲート電極との短絡が防止される。
また、ゲート電極、即ち、ワード線の容量はゲート酸化膜７３を介したｐ型シリコン基板７１との間の容量が支配的であるため、ＳＡＣ法を用いたことによる容量の増加はあまり問題にならない。
【００２８】
次いで、全面に、例えばＰをドープしたドープト非結晶Ｓｉ層を厚く堆積させた後、ＣＭＰ法を用いてＢＰＳＧ膜８６の表面が露出するまで研磨することによって、ＢＰＳＧ膜８６上に堆積したドープト非結晶Ｓｉ層を除去してビアホールに埋め込まれたＳｉプラグ８８，８９を形成する。
【００２９】
次いで、プラズマＣＶＤ法を用いて全面に、厚さが例えば１００ｎｍのＰ−ＳｉＯ2膜９０を形成した後、ビットコンタクトとなるＳｉプラグ８８に対するビアホールを形成する。続いて、全面に、厚さが例えば２０ｎｍのＴｉ膜、厚さが、例えば、５０ｎｍのＴｉＮ膜、及び、厚さが例えば１００ｎｍのＷ膜を順次堆積させた後、所定形状にパターニングすることによってＴｉ／ＴｉＮ／Ｗ構造のビット線９１を形成する。
【００３０】
この場合のビット線９１は、例えば、ライン／スペースが０．１６μｍ／０．２４μｍの設計ルールで形成するものである。
また、図（ｂ）に示すように、アライメントマーク部においては、同時に、Ｔｉ／ＴｉＮ／Ｗ構造のアライメントマーク９２が形成される。
【００３１】
次いで、ＨＤＰ（Ｈｉ ＤｅｎＳｉｔｙ Ｐｌａｓｍａ）−ＣＶＤ法を用いて、厚さが、例えば、７００ｎｍのＳｉＯ2膜９３を堆積させた後、ＣＭＰ法によってＳｉＯ2膜９３を２００ｎｍ程度研磨することによってＳｉＯ2膜９３の表面を平坦化する。
【００３２】
図１９（ａ）乃至図２０（ｄ）参照
次いで、全面に厚さが例えば３００ｎｍの非結晶Ｓｉ層９４を堆積させた後、ラフパターンによってアライメントマーク９２上の非結晶Ｓｉ層９４を除去して窓部９５を形成する。
これは、非結晶Ｓｉ層９４が可視光に対して不透明膜であるため、３００ｎｍもの厚い膜を成膜するとアライメントマーク９２を検出することができなくなるためである。
【００３３】
図２１（ａ）乃至図２２（ｄ）参照
次いで、フォトリソグラフィー技術を用いて０．２４μｍ（：２４０ｎｍ）の幅のビアホール用のレジストパターン（図示せず）を形成した後、異方性エッチングを施すことによって、非結晶Ｓｉ層９４のストレージコンタクトとなるＳｉプラグ８９に対応する位置に開口部を形成した後、再び、全面に、厚さが、例えば、９５ｎｍの非結晶Ｓｉ層を堆積させ、異方性エッチングを施すことによって最大幅が９５ｎｍのＳｉスペーサ９５を形成する。続いて、Ｓｉスペーサ９５及び非結晶Ｓｉ層９４をマスクとして、異方性エッチングを施すことによって、最小幅が０．０５μｍ（＝５０ｎｍ＝２４０ｎｍ−２×９５ｎｍ）のビアホール９８を形成する。
【００３４】
なお、この場合、アライメントマーク部においてはＳｉＯ2膜９３がエッチングされてアライメントマーク９２が露出しないように、レジスート９７で覆っておく。
【００３５】
図２３（ａ）乃至図２４（ｄ）参照
次いで、全面に、例えば、Ｐをドープしたドープト非結晶Ｓｉ層を、例えば厚さ２００ｎｍに堆積させた後、ＣＭＰ法を用いてＳｉＯ2膜９３の表面が露出するまで研磨することによって、非結晶Ｓｉ層９４上に堆積したドープト非結晶Ｓｉ層、非結晶Ｓｉ層９４、及びＳｉスペーサ９５を除去してビアホール９８に埋め込まれたＳｉプラグ９９を形成する。
なお、Ｓｉスペーサ９５の下部がＳｉスペーサ残部１００として残存する場合がある。
【００３６】
図２５（ａ）乃至図２６（ｄ）参照
次いで、減圧化学気相成長法（ＬＰＣＶＤ法）を用いて、以降の工程におけるエッチングストッパとなるＬＰ−ＳｉＮ膜１０１を、例えば厚さ１０ｎｍに成膜した後、全面に、厚さが例えば１μｍのＢＰＳＧ膜（図示せず）を堆積させる。
【００３７】
次いで、ＢＰＳＧ膜及びＬＰ−ＳｉＮ膜１０１を順次エッチングすることによって、ＰＳＣ法によって形成したＳｉプラグ９９に達する広い開口部を形成した後、全面に、厚さが例えば５０ｎｍのＰをドープしたドープト非結晶Ｓｉ層を堆積させる。続いて、ＣＭＰを用いてＢＰＳＧ膜上に堆積したドープト非結晶Ｓｉ層を除去することによって両面シリンダー構造のストレージノード１０２を形成する。
【００３８】
次いで、ＬＰ−ＳｉＮ膜１０１をエッチングストッパとして用いて、ＨＦ水溶液によってＢＰＳＧ膜を選択的に除去した後、ＬＰＣＶＤ法を用いてストレージノード１０２の表面に、例えば、７００℃において、厚さが例えば５ｎｍのＳｉＮ膜を堆積させてキャパシタの誘電体膜とする。続いて、全面に、厚さが例えば１００ｎｍのＰをドープしたドープト非結晶Ｓｉ層を堆積することによって、複数のストレージノード１０２に共通のセルフレート１０３を形成する。
【００３９】
以降は、図示しないものの、全面に層間絶縁膜を形成した後、ＲＴＡ法を用いて９００℃で１０秒間の再活性化のための熱処理を行ってＭＯＳＦＥＴの電流を確保し、次いで、配線工程等を行うことによってＤＲＡＭを搭載したシステムＬＳＩが完成する。
なお、この再活性化のためのＲＴＡ工程においては、厚いプラズマＳｉＮ膜がないため、剥がれやクラックが生ずることがない。
【００４０】
【発明が解決しようとする課題】
しかしながら、従来のビアホールの形成工程においては、以下で説明するような諸々の問題がある。
例えば、図１３に示したＳＡＣ法の場合には、配線層５２、即ち、ビット線がキャパシタより下にあるＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｎ Ｂｉｔｌｉｎｅ）構造であり、ビアホール５６がストレージノードコンタクト用であるとした場合、通常のＣ4Ｆ8＋ＣＯ＋Ａｒ＋Ｏ2を用いた２周波ＲＩＥによる選択エッチングによってビアホール５６を形成した場合には、配線層５２の側壁はＢＰＳＧ等の層間絶縁膜５５に対して選択エッチング性のあるＳｉＮ膜によって覆わなければならない。
【００４１】
ところが、このＳｉＮ膜は比誘電率が大きく、ＳＡＣ法の場合には、ＭＤＣ法或いはＰＳＣ法と比べて配線層５２上のビアホール５６の開口面積が増加するため、ビット線とストレージノード間の容量が増加するという問題がある。
【００４２】
例えば、キャパシタの容量Ｃは、εをＳｉＮの比誘電率、ε0を真空の誘電率、Ｓを表面積、及び、ｄを電極の間隔とすると、
Ｃ＝（ε×ε0×Ｓ／ｄ）
となる。
ここで、ＳｉＮ膜の比誘電率は７．４で、ＳｉＯ2膜の比誘電率の３．９に比って２倍程度の値になる。
この容量の増加は、センスアンプの分割数を減らすことができなくなることを意味し、チップ面積の増加につながるという問題がある。
【００４３】
次に、図１４に示したＭＤＣ法を用いた場合の問題点について検討する。
ビアホール５６内のスペーサ６０をＳｉＮ膜によって構成した場合、上述のＳＡＣ法と同様にビット線とストレージノード間の容量増加の問題が発生する。
【００４４】
一方、このビアホール５６内のスペーサ６０を比誘電率の低いＳｉＯ2膜によって構成する場合には、スペーサを構成するための膜としてはステップカバレッジの良好な膜が要求される。他方、ＤＲＡＭ混載システムＬＳＩの要求として、ソース・ドレイン領域の不純物プロファイルの変動による短チャネル効果の発生等によるロジック回路の性能低下を防止するため、ＣＯＢ構造のＤＲＡＭに低温化プロセスが要求されており、例えば７００℃以下のファーネスアニールのプロセスが要求されている。
【００４５】
このような低温プロセスでステップカバレッジの良好なＳｉＯ2膜の成膜法としては、６５０℃で成膜が可能なＬＰ−ＴＥＯＳ法が知られているが、このＬＰ−ＴＥＯＳ膜は、成膜後にＮ2雰囲気中において、８００℃程度で熱処理を行わないと高密度化せずに耐圧歩留りが低下するという問題があるため、ＤＲＡＭ混載システムＬＳＩに用いることができない。
また、この他の低温プロセスでは、ステップカバレッジの良好なＳｉＯ2膜の成膜法は、工場における量産まで考慮に入れた場合には存在しないという問題がある。
【００４６】
次に、図１５及び図１６に示したＰＳＣ法を用いた場合の問題点について検討する。
エッチングマスクとなるハードマスクとその側壁に設けたスペーサを多結晶Ｓｉによって形成した場合には、図１９（ｂ）に関して説明したように、多結晶Ｓｉは可視光に対して不透明であるため、ビアホールの形成時にアライメントマークが読めなくなるという問題がある。
【００４７】
即ち、近年における半導体装置の微細化の進展に伴ってフォトリソグラフィー工程の解像度も向上し、解像度を高めるための焦点深度を浅くしなければならないため、層間絶縁膜５５の表面を平坦化する必要がある。そうすると、フォトリソグラフィーのためのアライメントマークに伴う凹凸がなくなり、不透明膜を介してアライメントマークを読めなくなる。
【００４８】
そこで、図１９（ｂ）に関して説明したように、アライメントマーク９２上の非結晶Ｓｉ層９３を除去するための、レジストパターンの形成工程及びエッチング工程の２工程が増加することになり、さらに、ビアホール９８の形成工程におけるアライメントマーク９２の露出を防止するためにはレジスト９７の形成工程が必要になり、低コスト化或いは高スループット化の妨げになる。
【００４９】
また、ビット線９１としてメタルを用いた場合に、アライメントマーク９２は、ビット線９１より下の配線層で形成した場合には間接合わせになって位置ずれが大きくなるため、ビット線９１を利用して形成するのが通常である。そうすると、レジスト９７の形成工程を省略した場合、ビアホール９８の形成工程においてメタルからなるアライメントマーク９２が露出し、それによって、後のＳｉプラグを形成するためのドープト非結晶Ｓｉ層の成膜装置はメタルによって汚染されるのでこの工程限定の装置を用いなければならないが、通常の工場では、このような運用は困難であるという問題がある。
したがって、ビット線９１をメタルで構成した場合には、合計３工程が増加するという問題がある。
【００５０】
さらに、ＤＲＡＭ混載システムＬＳＩに代表される下層にメタル配線層が存在し、７００℃以下しかファーネスアニールをかけることができないＰＳＣ法による微細ビアホールの形成工程における問題点を図２７を参照して説明する。
【００５１】
図２７参照
厚さが５００ｎｍの層間絶縁膜５５にビアホール６７を形成する場合、ハードマスクとしての非結晶Ｓｉ層６３の厚さは３００ｎｍ必要になる。
これは、ビアホール６７を形成する際のエッチング工程におけるプラズマが角に集中し、非結晶Ｓｉ層６３とＳｉスペーサ６５との界面のエッチングが進行し、異常エッチング部７０が発生するためである。
【００５２】
一方、ＬＰＣＶＤ法によるＬＰ−ＳｉＮ膜をハードマスクとして用いた場合には、７００℃以下で３００ｎｍの厚さのＬＰ−ＳｉＮ膜を成長させるためには、２７０分（＝４．５時間）を要するのでスループットに問題がある。
【００５３】
また、プラスマＣＶＤ法をハードマスクに用い下層にＢＰＳＧ膜が存在する場合、Ｐ−ＳｉＮ膜は１００ｎｍ以上成膜するとクラックが入る虞がある。
即ち、Ｐ−ＳｉＮ膜は、ビアホール６７の形成後のキャパシタ誘電体誘電体膜の形成工程やソース・ドレイン領域の再活性化のＲＴＡ工程における６５０℃以上の熱でストレスがコンプレッシブからテンシルに遷移するため剥がれ或いはクラックが発生する。
【００５４】
そこで本発明は、寄生容量を増加させることなく、工程を増加することなく、且つ、欠陥を発生させることなく、量産ラインにおいて微細ビアホールを迅速且つ正確に形成することを日的とする。
【００５５】
【課題を解決するための手段】
ここで、図１を参照して本発明における課題を解決するための手段を説明する。
図１は、ＤＲＡＭのメモリセル部の要部断面図である。
【００５６】
図１参照
（１）本発明は、半導体装置において、半導体基板１上に形成した第１の絶縁膜２と、第１の絶縁膜２上に形成した第２の絶縁膜３と、第１の絶縁膜２及び第２の絶縁膜３を上下に貫通し、第２の絶縁膜３の上方に延在する導電体で形成されたコンタクトプラグ５と、少なくともコンタクトプラグ５の上面及び第２の絶縁膜３の一部に接して形成された導電体膜とを有することを特徴とする。
【００５７】
このように、コンタクトプラグ５を第１の絶縁膜２及び第２の絶縁膜３を上下に貫通して上方に延在する導電体で形成することにより、コンタクトプラグ５と導電体膜との密着を三次元的に行うことができるとともに接触面積を大きくすることができ、導電体膜の脱落を防止することが可能となる。
【００５８】
なお、この場合の導電体膜は、例えばＤＲＡＭのビット線でも良いし或いはストレージノード６でも良い。導電体膜をストレージノード６とし、これをメモリセル領域に形成した場合、前記ストレージノードを覆うとともに第２の絶縁膜３と接するように誘電体膜を形成した後、この誘電体膜を覆うようにセルプレートを形成してキャパシタを構成することになる。この場合、周辺領域に導電材からなる位置合わせ用のアライメントマーク１０を形成する。
【００５９】
（２）また、本発明は、前記（１）において、前記第１の絶縁膜及び前記第２の絶縁膜を可視光に対して透明な膜とする。具体的には、第１の絶縁膜２がシリコン酸化膜であり、第２の絶縁膜３が減圧化学気相成長法によって成長させたシリコン窒化膜であることを特徴とする。
【００６０】
このように、第１の絶縁膜２及び第２の絶縁膜３を可視光に対して透明な膜によって構成することによって、アライメントメマーク１０上に設けた第２の絶縁膜３を除去する工程が不要になる。
【００６１】
ここで、第２の絶縁膜３と第３の絶縁膜のエッチング選択比が大きいこと、第２の絶縁膜３と第３の絶縁膜の積層がコンタクトホールエッチングに対してマスクとして働くのに充分な膜厚を持つこと、そして、後のアニール工程で剥離を発生しうる膜（例えばＰ−ＳｉＮ）を上層の第３の絶縁膜として成膜し、アニール前にこれを除去すること、を満たす第２の絶縁膜３と第３の絶縁膜の組み合わせが本発明の中核部分である。
【００６２】
（３）また、本発明は、半導体装置の製造方法において、半導体基板１上に第１の絶縁膜２を形成する工程、第１の絶縁膜２上に第２の絶縁膜３を形成する工程、第２の絶縁膜３上に第１の絶縁膜２の第１のエッチャントに対してエッチレートの小さな第３の絶縁膜を形成する工程、第３の絶縁膜及び第２の絶縁膜３を貫通し第１の絶縁膜２に達する開口部を形成する工程、開口部の側壁に第１の絶縁膜２の第１のエッチャントに対してエッチレートの小さなスペーサを形成する工程、第３の絶縁膜及びスペーサをマスクとして第１の絶縁膜２を貫通するコンタクトホール４を形成する工程、開口部及びコンタクトホール４を導電体で埋め込んでコンタクトプラグ５を形成する工程、第２の絶縁膜３に対するエッチングレートが小さな第２のエッチャントを用いて第３の絶縁膜を選択的に除去する工程を有することを特徴とする。
【００６３】
この製造方法により、コンタクトプラグ５を第１の絶縁膜２及び第２の絶縁膜３を上下に貫通して上方に延在するように形成し、コンタクトプラグ５と導電体膜との密着を三次元的に行うことができるとともに接触面積を大きくすることができ、導電体膜の脱落を防止することが可能となる。
【００６４】
なお、この場合の導電体膜は、例えばＤＲＡＭのビット線でも良いし或いはストレージノード６として形成しても良い。導電体膜をストレージノード６とし、これをメモリセル領域に形成した場合、前記ストレージノードを覆うとともに第２の絶縁膜３と接するように誘電体膜を形成した後、この誘電体膜を覆うようにセルプレートを形成してキャパシタを構成することになる。この場合、周辺領域に導電材からなる位置合わせ用のアライメントマーク１０を形成する。
【００６５】
また、本発明は、前記（３）において、第１の絶縁膜２、第２の絶縁膜３、及び第３の絶縁膜を可視光に対して透明な膜で構成することを特徴とする。
【００６６】
これによって、第２の絶縁膜３及び第３の絶縁膜をパターニングする際に、アライメントマーク１０を露出させるためのエッチング工程が不要になり、且つ、それに伴って、コンタクトホール４を形成する際のレジストマスクの形成工程も不要になるので、工程数を削減することができる。
【００６７】
（４）また、本発明は、前記（３）において、第１の絶縁膜２がシリコン酸化膜であり、第２の絶縁膜３が減圧化学気相成長法によって成長させたシリコン窒化膜であり、また、第３の絶縁膜がプラズマ化学気相成長法によって成長させたシリコン窒化膜であることを特徴とする。
【００６８】
このように、可視光に対して透明で、且つ、互いに選択エッチング性を有する第２の絶縁膜２及び第３の絶縁膜の組合せとしては、低温成長が可能な減圧化学気相成長法によって成長させたシリコン窒化膜、即ち、ＬＰ−ＳｉＮ膜と、プラズマ化学気相成長法によって成長させたシリコン窒化膜、即ち、Ｐ−ＳｉＮ膜との組合せが好適である。
【００６９】
また、本発明では、前記（４）において、前記スペーサを導電体を材料とし、前記コンタクトプラグと一体となって前記第２の導電体と導通するように構成することを特徴とする。
【００７０】
これにより、コンタクトプラグ５と導電体膜（例えばストレージノード６）との密着をより確実にし、スペーサにより接触面積を更に大きくすることができ、導電体膜の脱落を防止することが可能となる。
【００７１】
【発明の実施の形態】
ここで、図２乃至図１１を参照して本発明の実施の形態を説明する。
なお、各図において、図（ａ）はメモリセルの断面図であり、図（ｂ）は図（ａ）と直交する方向の断面図であり、また、図（ｃ）はロジックトランジスタの断面図、図（ｄ）はアライメントマーク部の断面図である。
【００７２】
図２（ａ）乃至図３（ｄ）参照
まず、ｐ型シリコン基板１１に、従来と同様にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて素子分離絶縁膜１２を形成する。
なお、この場合のｐ型シリコン基板１１は、ｎ型シリコン基板に形成したｐ型ウェル領域でも良いし、またｐ型シリコン基板に形成したｐ型ウェル領域であっても良く、必要に応じて、イオン注入法等を用いてチャネル・ストップ領域やチャネル・ドープ領域を形成しても良い。
【００７３】
次いで、ウエットＯ2を用いて熱酸化によってゲート酸化膜１３を形成した後、アモルファスＳｉ層を例えば厚さ１００ｎｍ堆積させる。続いて、ＡｓまたはＰ（或いはＢ（硼素））をイオン注入することによって導電性を有するＳｉゲート電極層１４とする。
【００７４】
次いで、例えば厚さが１００ｎｍのＷＳｉ２層１５、及びプラズマＣＶＤ法を用いて、例えば厚さが１００ｎｍのＰ−ＳｉＮ膜１６を順次堆積させた後、フォトリソグラフィー技術を用いて、ＤＲＡＭ部においては、例えばライン／スペースが０．２０μｍ／０．２０μｍの設計ルールでパターニング及びエッチングを行う。これにより、ゲート電極及びそれに連続するワード線を形成する。
なお、図（ｃ）のロジックトランジスタ部におけるゲート電極のゲート長は、例えば０．１８μｍとする。
【００７５】
次いで、ｎチャネル型ＦＥＴ部においては、Ｐをイオン注入することによってＤＲＡＭ部においてはｎ型ドレイン領域１７及びｎ型ソース領域１８を形成するとともに、ロジックトランジスタ部においてはｎ型ＬＤＤ領域１９を形成する。
【００７６】
次いで、ＣＶＤ法を用いて全面に、厚さが例えば６０ｎｍのＳｉＮ膜２０を堆積させた後、ＤＲＡＭ部をレジストでマスクした状態で異方性エッチングを施すことによって、ロジックトランジスタ部のゲート電極の側壁にスペーサ２１を形成する。続いて、このスペーサ２１をマスクとしてＡｓをイオン注入することによってロジックトランジスタ部にｎ＋型ドレイン領域２２及びｎ＋型ソース領域２３を形成した後、ＲＴＡ法を用いて、例えば１０００℃において１０秒間熱処理を行うことによってイオン注入に伴う欠陥を回復する。
【００７７】
次いで、全面にＣｏを、厚さが例えば５０ｎｍ堆積させた後、５００℃において３０秒間の熱処理を行うことによってｎ＋型ドレイン領域２２及びｎ＋型ソース領域２３の表面にのみＣｏＳｉ２からなるシリサイド電極２４を形成する。続いて、過酸化水素水とアンモニア水の混合液または硫酸と過酸化水素水の混合液を用いてエッチングすることによって未反応のＣｏを除去する。
【００７８】
次いで、再び、ＣＶＤ法を用いて全面に、厚さが例えば２０ｎｍのＳｉＮ膜２５を堆積させる。
なお、この場合、ロードロックを用いた成長装置内でＳｉＮ膜２５を成長することによって、ＳｉＮ膜２５の成長時の酸素の巻き込みによるシリサイド電極２４の酸化を防止することができる。
【００７９】
次いで、全面にＢＰＳＧ膜２６を堆積させた後、ＤＲＡＭ部においてＳＡＣ法を用いてビットコンタクト及びストレージコンタクトを形成する。
この場合、フォトリソグラフィー技術を用いて０．２４μｍの幅のビアホール用のレジストパターン（図示せず）を形成した後、Ｃ4Ｆ8＋ＣＯ＋Ａｒ＋Ｏ2を用いた２周波ＲＩＥを施すことによってＢＰＳＧ膜２６をエッチングする。続いて、ＳｉＮ膜２５をエッチングして、ｎ型ドレイン領域１７及びｎ型ソース領域１８を露出させる。
【００８０】
このエッチング工程において、ゲート電極の互いに対向する側壁にサイドウォール２７が形成され、このサイドウォール２７によって後述するＳｉプラグ２８，２９とゲート電極との短絡が防止される。
また、ゲート電極、即ち、ワード線の容量はゲート酸化膜１３を介したｐ型シリコン基板１１との間の容量が支配的であるため、ＳＡＣ法を用いたことによる容量の増加はあまり問題にならない。
【００８１】
次いで、全面に、例えばＰをドープしたドープト非結晶Ｓｉ層を厚く堆積させた後、ＣＭＰ法を用いてＢＰＳＧ膜２６の表面が露出するまで研磨することによって、ＢＰＳＧ膜２６上に堆積したドープト非結晶Ｓｉ層を除去してビアホールに埋め込まれたＳｉプラグ２８，２９を形成する。
【００８２】
次いで、プラズマＣＶＤ法を用いて全面に、厚さが例えば１００ｎｍのＰ−ＳｉＯ2膜３０を形成した後、ビットコンタクトとなるＳｉプラグ２８に対するビアホールを形成し、次いで、全面に厚さが例えば２０ｎｍのＴｉ膜、厚さが例えば５０ｎｍのＴｉＮ膜、及び厚さが例えば１００ｎｍのＷ膜を順次堆積させた後、所定形状にパターニングする。
【００８３】
このパターニングにより、Ｔｉ／ＴｉＮ／Ｗ構造のビット線３１を形成するとともに、図（ｄ）に示すように、ビット線３１と同時にＴｉ／ＴｉＮ／Ｗ構造のアライメントマーク１０を形成する。
【００８４】
この場合のビット線３１は、例えばライン／スペースが０．１６μｍ／０．２４μｍの設計ルールで形成するものである。
【００８５】
次いで、ＨＤＰ−ＣＶＤ法を用いて、厚さが例えば７００ｎｍのＳｉＯ2膜３２を堆積させた後、ＣＭＰ法によってＳｉＯ2膜３２を２００ｎｍ程度研磨することによってＳｉＯ2膜３２の表面を平坦化する。
【００８６】
次いで、ＬＰＣＶＤ法によって、７００℃、成長圧力２６．６Ｐａ（０．２ｔｏｒｒ）、ＳｉＨ4Ｃｌ2，ＮＨ3，Ｎ2の熱反応において、全面に、厚さが例えば５０ｎｍのＬＰ−ＳｉＮ膜３３を堆積させた後、引き続き、ＳｉＨ4，ＮＨ3及びＮ2の各ガスを用いた２周波によるプラズマＣＶＤ法を用いて、４００℃成長圧力２６．６Ｐａ（０．２ｔｏｒｒ）において、１３．５６ＭＨｚを５００Ｗ及び４００ＫＨｚを５００Ｗの電力を印加した状態で、厚さが例えば２５０ｎｍのＰ−ＳｉＮ膜３４を堆積させる。
【００８７】
次いで、フォトリソグラフィー技術を用いて０．２４μｍ（＝２４０ｎｍ）の幅のビアホール用のレジストパターン（図示せず）を形成した後、フルオロカーボン系ガスを用いたＲＩＥによって異方性エッチングを施すことによって、Ｐ−ＳｉＮ膜３４及びＬＰ−ＳｉＮ膜３３を順次エッチングしてストレージコンタクトとなるＳｉプラグ２９に対応する位置に開口部を形成する。
なお、この場合、Ｐ−ＳｉＮ膜３４及びＬＰ−ＳｉＮ膜３３と、ＳｉＯ2膜３２との間の選択比はほとんどないが、ＳｉＯ2膜３２は若干エッチングされてもかまわない。
【００８８】
また、この場合、ＳｉＯ2膜３２、Ｐ−ＳｉＮ膜３４、及びＬＰ−ＳｉＮ膜３３は可視光に対して透明であるので、アライメントマーク１０はＳｉＯ2膜３２、Ｐ−ＳｉＮ膜３４、及びＬＰ−ＳｉＮ膜３３を介して読取可能であり、したがって、アライメントマーク１０上のＰ−ＳｉＮ膜３４及びＬＰ−ＳｉＮ膜３３の除去工程が不要になる。
【００８９】
次いで、再び、全面に厚さが例えば９５ｎｍのＰをドープしたドープト非結晶Ｓｉ層を堆積させ、異方性エッチングを施すことによって最大幅が９５ｎｍのＳｉスペーサ３５を形成した後、Ｓｉスペーサ３５及びＰ−ＳｉＮ膜３４をマスクとして、Ｃ4Ｆ8＋ＣＯ＋Ａｒ＋Ｏ2を用いた２周波ＲＩＥによる異方性エッチングを施すことによって、最小幅が０．０５μｍ（＝５０ｎｍ＝２４０ｎｍ−２×９５ｎｍ）のビアホール３６を形成する。
なお、この場合、アライメントマーク１０の部位においてはＰ−ＳｉＮ膜３４が存在するので、アライメントマーク１０をレジストで覆う必要はない。
【００９０】
また、この最小幅０．０５μｍは、開口部の幅０．２４μｍから、層間絶縁膜となるＳｉＯ2膜３２の耐圧補償膜厚×２＝０．０６μｍ、フォトリソグラフィーアライメント×２＝０．１２μｍ、及びＳｉスペーサの前処理による酸化膜に起因する肥大分＝０．０１μｍを引いたものであり、逆に、最小幅０．０５μｍが得られるように開口部の幅を決定する必要がある。
【００９１】
図４（ａ）乃至図５（ｃ）参照
次いで、全面に、例えばＰをドープしたドープト非結晶Ｓｉ層を、例えば厚さ２００ｎｍに堆積させた後、ＣＭＰ法を用いてＰ−ＳｉＮ膜３４の表面が露出するまで研磨することによって、Ｐ−ＳｉＮ膜３４上に堆積したドープト非結晶Ｓｉ層を除去してビアホール３６に埋め込まれたＳｉプラグ３７を形成する。
なお、この場合のドープト非結晶Ｓｉ層の成膜温度は、例えば５００℃であるので、Ｐ−ＳｉＮ膜３４のストレスがコンプレッシブからテンシルに遷移することがない。
【００９２】
図６（ａ）乃至図７（ｃ）参照
次いで、２％ＨＦ水溶液を用いてＰ−ＳｉＮ膜３４を選択的に除去することによて、Ｓｉプラグ３７を突出させる。
【００９３】
このエッチング工程において、Ｐ−ＳｉＮ膜にドープト非結晶Ｓｉ層成長相当の熱処理を加えたものとＬＰ−ＳｉＮ膜３３のＨＦ処理時間とエッチング量との関係を図１２に示す。
図１２では横軸が処理時間、縦軸がエッチング量を示す。ＬＰ−ＳｉＮ膜に比べてＰ−ＳｉＮ膜のエッチング量は８倍程度確保できている。Ｐ−ＳｉＮ膜３４は２５０ｎｍを除去するのに１５００秒の処理を行なえば良い。もし仮にＬＰ−ＳｉＮ膜３３に１５００秒のＨＦ水溶液処理が行なわれたとしても、エッチング量が約３２ｎｍ以上であれば、ＬＰ−ＳｉＮ膜３３は残るので、このＬＰ−ＳｉＮ膜３３をエッチングストッパーとして用いることができる。したがって、Ｐ−ＳｉＮ膜３４の膜厚をＬＰ−ＳｉＮ膜３３の８倍以下にしておけば、ビアホール３６の形成工程、Ｓｉプラグの形成工程に伴うＣＭＰ工程におけるＰ−ＳｉＮ膜３４の膜厚の目減りによるエッチング時間の変動を考慮する必要がなくなる。
【００９４】
図８（ａ）乃至図９（ｃ）参照
次いで、全面に、厚さが例えば１μｍのＢＰＳＧ膜３８を堆積させた後、ＢＰＳＧ膜３８をＬＰ−ＳｉＮ膜３３が露出するまでエッチングすることによって、ＰＳＣ法によって形成したＳｉプラグ３７に達する広い開口部を形成する。続いて、全面に厚さが例えば５０ｎｍのＰをドープしたドープト非結晶Ｓｉ層を堆積させ、次いで、ＣＭＰ法を用いてＢＰＳＧ膜３８上に堆積したドープト非結晶Ｓｉ層を除去することによって両面シリンダー構造のストレージノード３９を形成する。
図示の例では、ＬＰ−ＳｉＮ膜３３が露出するまでエッチングしているが、ＬＰ−ＳｉＮ膜３３を貫通しＳｉＯ2膜３２を露出するまでエッチングをしたとしても何ら問題はない。
【００９５】
図１０（ａ）乃至図１１（ｃ）参照
次いで、再び、ＬＰ−ＳｉＮ膜３３をエッチングストッパとして用いて、２％ＨＦ水溶液によってＢＰＳＧ膜３８を選択的に除去した後、ＬＰＣＶＤ法を用いてストレージノード３９の表面に、例えば７００℃において、厚さが例えば５ｎｍのＳｉＮ膜（図示せず）を堆積させてキャパシタの誘電体膜とする。続いて、全面に、厚さが例えば１００ｎｍのＰをドープしたドープト非結晶Ｓｉ層を堆積することによって、複数のストレージノード３９に共通のセルプレート４０を形成する。
【００９６】
以降は、図示しないものの、全面に層間絶縁膜を形成した後、ＲＴＡ法を用いて９００℃で１０秒間の再活性化のための熱処理を行ってＭＯＳＦＥＴの電流を確保し、続いて配線工程等を行うことによってＤＲＡＭを搭載したシステムＬＳＩが完成する。
なお、このＲＴＡ工程において、Ｐ−ＳｉＮ膜３４は除去されているので、剥離やクラックの発生を考慮する必要はない。
【００９７】
このように、本実施の形態においては、ＰＳＣ法によって微細ビアホールを形成する際に、ハードマスクを可視光に対して透明なＰ−ＳｉＮ膜によって構成しているのでアライメントマーク上に堆積したハードマスクを除去する工程が不要となる。また、それに伴って、ビアホールの形成工程において、アライメントマーク上をレジストで保護する必要がなくなるので、工程数を削減することができる。
【００９８】
即ち、ハードマスクを除去するためのフォトリソグラフィー工程とエッチング工程の２工程、及びレジスト保護膜の形成工程の１工程の合わせて３工程を削減することができる。
【００９９】
また、Ｐ−ＳｉＮ膜３４を形成する際に、エッチングストッパーとなる薄いＬＰ−ＳｉＮ膜３３を形成しているので選択エッチングが可能になり、且つ、高温熱処理工程においては予め厚いＰ−ＳｉＮ膜３４を除去しているので、剥離やクラックの発生を考慮する必要がなくなる。
【０１００】
また、ビアホール３６を形成する際に、ＰＳＣ法を用いているので、ＳＡＣ法やＭＤＣ法のように、ビット配線３１とＳｉプラグ３７との間に窒化膜が存在せず、したがって、配線容量の増加を抑制することができる。
【０１０１】
また、本実施の形態においては、ストレージノード３９とＳｉプラグ３７とは、Ｓｉプラグ３７が突出した状態になっているために三次元的に密着されるとともに、接触面積が大きいので、ＢＰＳＧ膜３８の除去工程においてストレージノード３９が剥離等によって消失することがない。
【０１０２】
以上、本実施の形態を説明してきたが、本発明はこの実施の形態に記載した構成及び条件に限られるものではなく、各種の変更が可能である。
例えば、本発明の実施の形態においては、ロジックトランジスタ部におけるソース・ドレイン電極をＣｏＳｉ2を用いて形成しているが、ＣｏＳｉ2に限られることなく、Ｃｏの代わりにＴｉを用いてＴｉＳｉ2電極としても良い。
【０１０３】
また、本実施の形態においては、素子分離絶縁膜をＳＴＩ法を用いて形成しているが、ＳＴＩ法に限られるものではなく、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法等を用いても良い。
【０１０４】
また、本実施の形態においては、ストレージノードを単純な形状で構成しているが、ストレージノードを粗面化して表面積を大きくし、それによって、蓄積容量を大きくしても良い。
【０１０５】
また、本実施の形態においては、ＰＳＣ法をストレージノードコンタクトの形成工程に用いているが、ビットコンタクトに接続するビット線を接続する際の開口部の形成工程に用いても良い。
【０１０６】
また、本実施の形態において説明した、ライン／スペースに関する設計ルールは単なる一例に過ぎず、必要に応じて適宜各種の数値が採用される。
【０１０７】
また、本実施の形態においては、ＤＲＡＭ混載システムＬＳＩを対象に説明しているが、ＤＲＡＭ混載システムＬＳＩに限られるものではなく、通常のＤＲＡＭ自体にも適用され、さらに、ＤＲＡＭ以外のＳＲＡＭやＦｅＲＡＭ等の微細なビアホールの形成が必要で、且つ、配線層の寄生容量の増加を抑制する必要がある場合に適用される。
【０１０８】
また、本実施の形態においては、ストレージノードを形成する際に、ＢＰＳＧ膜を用いているが、必ずしもＢＰＳＧ膜である必要はなく、所定のエッチャントに対してエッチレートの大きな材質であれば良く、したがって、絶縁膜に限られない。
【０１０９】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１１０】
（付記１） 半導体基板上に形成した第１の絶縁膜と、
前記第１の絶縁膜の上に形成した第２の絶縁膜と、
前記第１の絶縁膜及び前記第２の絶縁膜を上下に貫通し、前記第２の絶縁膜の上方に延在する導電体で形成されたコンタクトプラグと、
少なくとも前記コンタクトプラグの上面及び前記第２の絶縁膜の一部に接して形成された導電体膜とを有することを特徴とする半導体装置。
【０１１１】
（付記２） メモリセル領域と周辺領域とを有する半導体基板と、
前記周辺領域に形成した導電材からなる位置合わせ用のアライメントマークと、
前記アライメントマークを覆い、前記メモリセル領域に延在する第１の絶縁膜と、
前記第１の絶縁膜上に形成した第２の絶縁膜と、
前記第１の絶縁膜及び前記第２の絶縁膜を上下に貫通し、前記第２の絶縁膜の上方に延在する導電体で形成されたコンタクトプラグと、
少なくとも前記コンタクトプラグの上面及び前記第２の絶縁膜の一部に接して形成されたストレージノードと、前記ストレージノードを覆うとともに前記第２の絶縁膜と接した誘電体膜とを有することを特徴とする半導体装置。
【０１１２】
（付記３） 前記第１の絶縁膜及び前記第２の絶縁膜は、可視光に対して透明であることを特徴とする付記１又は２に記載の半導体装置。
【０１１３】
（付記４） 前記第１の絶縁膜がシリコン酸化膜であり、前記第２の絶縁膜が減圧化学気相成長法によって成長させたシリコン窒化膜であることを特徴とする付記３に記載の半導体装置。
【０１１４】
（付記５） 半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に前記第１の絶縁膜の第１のエッチャントに対してエッチレートの小さな第３の絶縁膜を成長する工程と、
前記第３の絶縁膜及び第２の絶縁膜を貫通し前記第１の絶縁膜に達する開口部を形成する工程と、
前記開口部の側壁に前記第１の絶縁膜の前記第１のエッチャントに対してエッチレートの小さなスペーサを形成する工程と、
前記第３の絶縁膜及び前記スペーサをマスクとして前記第１の絶縁膜を貫通するコンタクトホールを形成する工程と、
前記開口部及び前記コンタクトホールを第１の導電体で埋め込んでコンタクトプラグを形成する工程と、
前記第２の絶縁膜に対するエッチングレートが小さな第２のエッチャントを用いて前記第３の絶縁膜を選択的に除去する工程とを有することを特徴とする半導体装置の製造方法。
【０１１５】
（付記６） 前記第１の絶縁膜、前記第２の絶縁膜、及び前記第３の絶縁膜は、可視光に対して透明であることを特徴とする付記５に記載の半導体装置の製造方法。
【０１１６】
（付記７） 前記第１の絶縁膜がシリコン酸化膜であり、前記第２の絶縁膜が減圧化学気相成長法によって成長させたシリコン窒化膜であり、前記の第３の絶縁膜がプラズマ化学気相成長法によって成長させたシリコン窒化膜であることを特徴とする付記６に記載の半導体装置の製造方法。
【０１１７】
（付記８） 前記プラズマ化学気相成長法によって成長させたシリコン窒化膜を除去するために沸酸水溶液を用い、減圧化学気相成長法によって成長させたシリコン窒化膜をエッチングストッパーとすることを特徴とする付記７に記載の半導体装置の製造方法。
【０１１８】
（付記９） 前記プラズマ化学気相成長法によって成長させたシリコン窒化膜の膜厚は、前記減圧化学気相成長法によって成長させたシリコン窒化膜の膜厚の８倍以下であることを特徴とする付記７又は８に記載の半導体装置の製造方法。
【０１１９】
（付記１０） メモリセル領域と周辺領域とを有する半導体装置の製造方法であって、
前記周辺領域に、導電材からなる位置合わせ用のアライメントマークを形成する工程と、
前記アライメントマークを覆い、前記メモリセル領域に延在する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に前記第１の絶縁膜の第１のエッチャントに対してエッチレートの小さな第３の絶縁膜を成長する工程と、
前記第３の絶縁膜及び第２の絶縁膜を貫通し前記第１の絶縁膜に達する開口部を形成する工程と、
前記開口部の側壁に前記第１の絶縁膜の前記第１のエッチャントに対してエッチレートの小さなスペーサを形成する工程と、
前記第３の絶縁膜及び前記スペーサをマスクとして前記第１の絶縁膜を貫通する第１のコンタクトホールを形成する工程と、
前記開口部及び前記第１のコンタクトホールを第１の導電体で埋め込んでコンタクトプラグを形成する工程と、
前記第２の絶縁膜に対するエッチングレートが小さな第２のエッチャントを用いて前記第３の絶縁膜を選択的に除去する工程とを有することを特徴とする半導体装置の製造方法。
【０１２０】
（付記１１） 前記第３の絶縁膜を選択的に除去する工程の後、更に、
前記コンタクトプラグ及び前記スペーサの露出面を覆う第４の絶縁膜を形成する工程と、
前記第４の絶縁膜に前記コンタクトプラグの表面の一部及び前記スペーサの側面の少なくとも一部を露出させる第２のコンタクトホールを形成する工程と、
前記第２のコンタクトホールの側壁と底面に第２の導電体を形成する工程と、
前記第２の導電体及び前記第２の絶縁膜に対するエッチングレートが小さなエッチャントを用いて前記第４の絶縁膜を選択的に除去する工程とを有することを特徴とする付記５又は１０に記載の半導体装置の製造方法。
【０１２１】
（付記１２） 前記スペーサは導電体からなり、前記コンタクトプラグと一体となって前記第２の導電体と導通することを特徴とする請求項１１に記載の半導体装置の製造方法。
【０１２２】
【発明の効果】
本発明によれば、寄生容量を増加させることなく、工程を増加することなく、且つ、欠陥を発生させることなく、量産ラインにおいて微細ビアホールを迅速且つ正確に形成することが可能となり、それによって、ＤＲＡＭ混載システムＬＳＩ等の高集積度半導体装置の信頼性の向上、製造歩留りの向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の実施の形態の図２と同一時点における他の構造断面図である。
【図４】本発明の実施の形態の図２以降の途中までの製造工程の説明図である。
【図５】本発明の実施の形態の図４と同一時点における他の構造断面図である。
【図６】本発明の実施の形態の図４以降の途中までの製造工程の説明図である。
【図７】本発明の実施の形態の図６と同一時点における他の構造断面図である。
【図８】本発明の実施の形態の図６以降の途中までの製造工程の説明図である。
【図９】本発明の実施の形態の図８と同一時点における他の構造断面図である。
【図１０】本発明の実施の形態の図８以降の製造上程の説明図である。
【図１１】本発明の実施の形態の図１０と同一時点における他の構造断面図である。
【図１２】濃度２％のＨＦに対するＰ−ＳｉＮとＬＰ−ＳｉＮのエッチング量の関係を示す特性図である。
【図１３】従来のＳＡＣ法の工程の説明図である。
【図１４】従来のＭＤＣ法の工程の説明図である。
【図１５】従来のＰＳＣ法の工程の途中までの製造工程の説明図である。
【図１６】従来のＰＳＣ法の工程の図１５以降の製造工程の説明図である。
【図１７】従来のＰＳＣ法を用いたＤＲＡＭ混載システムＬＳＩの途中までの製造工程の説明図である。
【図１８】従来のＰＳＣ法を用いたＤＲＡＭ混載システムＬＳＩの図１７と同一時点における他の構造断面図である。
【図１９】従来のＰＳＣ法を用いたＤＲＡＭ混載システムＬＳＩの図１７以降の途中までの製造工程の説明図である。
【図２０】従来のＰＳＣ法を用いたＤＲＡＭ混載システムＬＳＩの図１９と同一時点における他の構造断面図である。
【図２１】従来のＰＳＣ法を用いたＤＲＡＭ混載システムＬＳＩの図１９以降の途中までの製造工程の説明図である。
【図２２】従来のＰＳＣ法を用いたＤＲＡＭ混載システムＬＳＩの図２１と同一時点における他の構造断面図である。
【図２３】従来のＰＳＣ法を用いたＤＲＡＭ混載システムＬＳＩの図２１以降の途中までの製造工程の説明図である。
【図２４】従来のＰＳＣ法を用いたＤＲＡＭ混載システムＬＳＩの図２３と同一時点における他の構造断面図である。
【図２５】従来のＰＳＣ法を用いたＤＲＡＭ混載システムＬＳＩの図２３以降の製造工程の説明図である。
【図２６】従来のＰＳＣ法を用いたＤＲＡＭ混載システムＬＳＩの図２５と同一時点における他の構造断面図である。
【図２７】従来のＰＳＣ法の問題点の説明図である。
【符号の説明】
１ 半導体基板
２ 第１の絶縁膜
３ 第２の絶縁膜
４ コンタクトホール
５ コンタクトプラグ
６ ストレージノード
７ セルフレート
１１ ｐ型シリコン基板
１２ 素子分離絶縁膜
１３ ゲート酸化膜
１４ Ｓｉゲート電極層
１５ ＷＳｉ2層
１６ Ｐ−ＳｉＮ膜
１７ ｎ型ドレイン領域
１８ ｎ型ソース領域
１９ ｎ型ＬＤＤ領域
２０ ＳｉＮ膜
２１ スペーサ
２２ ｎ＋型ドレイン領域
２３ ｎ＋型ソース領域
２４ シリサイド電極
２５ ＳｉＮ膜
２６ ＢＰＳＧ膜
２７ サイドウォール
２８ Ｓｉプラグ
２９ Ｓｉプラグ
３０ Ｐ−ＳｉＯ2膜
３１ ビット線
３２ ＳｉＯ2膜
３３ ＬＰ−ＳｉＮ膜
３４ Ｐ−ＳｉＮ膜
３５ Ｓｉスペーサ
３６ ビアホール
３７ Ｓｉプラグ
３８ ＢＰＳＧ膜
３９ ストレージノード
４０ セルプレート
５１ 下地絶縁膜
５２ 配線層
５３ ＳｉＮ膜
５４ スペーサ
５５ 層間絶縁膜
５６ ビアホール
５７ ドープト非結晶Ｓｉ層
５８ Ｓｉプラグ
５９ 絶縁膜
６０ スペーサ
６１ ビアホール
６２ Ｓｉプラグ
６３ 非結晶Ｓｉ層
６４ 開口部
６５ Ｓｉスペーサ
６６ 開口部
６７ ビアホール
６８ ドープト非結晶Ｓｉ層
６９ Ｓｉプラグ
７０ 異常エッチング部
７１ ｐ型シリコン基板
７２ 素子分離絶縁膜
７３ ゲート酸化膜
７４ Ｓｉゲート電極層
７５ ＷＳｉ2層
７６ Ｐ−ＳｉＮ膜
７７ ｎ型ドレイン領域
７８ ｎ型ソース領域
７９ ｎ型ＬＤＤ領域
８０ ＳｉＮ膜
８１ スペーサ
８２ ｎ+型ドレイン領域
８３ ｎ+型ソース領域
８４ シリサイド電極
８５ ＳｉＮ膜
８６ ＢＰＳＧ膜
８７ サイドウォール
８８ Ｓｉプラグ
８９ Ｓｉプラグ
９０ Ｐ−ＳｉＯ2膜
９１ ビット線
９２ アライメントマーク
９３ ＳｉＯ2膜
９４ 非結晶Ｓｉ眉
９５ 窓部
９６ Ｓｉスペーサ
９７ レジスト
９８ ビアホール
９９ Ｓｉプラグ
１００ Ｓｉスペーサ残部
１０１ ＬＰ−ＳｉＮ膜
１０２ ストレージノード
１０３ セルプレート

Claims (16)

  1. 半導体基板上に形成した第１の絶縁膜と、
    前記第１の絶縁膜の上に形成した第２の絶縁膜と、
    前記第１の絶縁膜及び前記第２の絶縁膜を上下に貫通し、前記第２の絶縁膜の上方に延在する導電体で形成されたコンタクトプラグと、
    前記コンタクトプラグの側壁のうち、前記コンタクトプラグ上端から前記第１の絶縁膜の上面の間の領域に形成されたスペーサと、
    少なくとも前記コンタクトプラグの上面及び前記第２の絶縁膜の一部に接して形成された導電体膜とを有することを特徴とする半導体装置。
  2. メモリセル領域と周辺領域とを有する半導体基板と、
    前記周辺領域に形成した導電材からなる位置合わせ用のアライメントマークと、
    前記アライメントマークを覆い、前記メモリセル領域に延在する第１の絶縁膜と、
    前記第１の絶縁膜上に形成した第２の絶縁膜と、
    前記メモリセル領域において、前記第１の絶縁膜及び前記第２の絶縁膜を上下に貫通し、前記第２の絶縁膜の上方に延在する導電体で形成されたコンタクトプラグと、
    前記メモリセル領域において、少なくとも前記コンタクトプラグの上面及び前記第２の絶縁膜の一部に接して形成されたストレージノードと、
    前記ストレージノードを覆うとともに前記第２の絶縁膜と接した誘電体膜とを有することを特徴とする半導体装置。
  3. 前記コンタクトプラグの側壁のうち、前記コンタクトプラグ上端から前記第１の絶縁膜の上面の間の領域に形成されたスペーサを更に含むことを特徴とする請求項２に記載の半導体装置。
  4. 前記スペーサは導電体からなることを特徴とする請求項１又は３に記載の半導体装置。
  5. 前記スペーサはドープト非晶質Ｓｉからなることを特徴とする請求項４に記載の半導体装置。
  6. 前記第１の絶縁膜及び前記第２の絶縁膜は、可視光に対して透明であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記第１の絶縁膜がシリコン酸化膜であり、前記第２の絶縁膜が減圧化学気相成長法によって成長させたシリコン窒化膜であることを特徴とする請求項６に記載の半導体装置。
  8. メモリセル領域と周辺領域とを有する半導体装置の製造方法において、
    半導体基板上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜上に第３の絶縁膜を成長する工程と、
    前記第３の絶縁膜及び第２の絶縁膜を貫通し前記第１の絶縁膜に達する開口部を前記メモリセル領域に形成する工程と、
    前記開口部の側壁にスペーサを形成する工程と、
    前記第３の絶縁膜及び前記スペーサをマスクとして前記第１の絶縁膜を貫通するコンタクトホールを形成する工程と、
    前記開口部及び前記コンタクトホールを第１の導電体で埋め込んでコンタクトプラグを形成する工程と、
    前記第３の絶縁膜を選択的に除去する工程とを有することを特徴とする半導体装置の製造方法。
  9. 前記第１の絶縁膜を形成する工程の前に、
    前記周辺領域に、導電材からなる位置合わせ用のアライメントマークを形成する工程を更に有し、
    前記第１の絶縁膜を形成する工程において、前記アライメントマークを覆い、前記メモリセル領域に延在するように前記第１の絶縁膜を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記コンタクトプラグ及び前記スペーサの露出面を覆う第４の絶縁膜を形成する工程と、
    前記第４の絶縁膜に前記コンタクトプラグの表面の一部及び前記スペーサの側面の少なくとも一部を露出させる他のコンタクトホールを形成する工程と、
    前記他のコンタクトホールの側壁と底面に第２の導電体を形成する工程と、
    前記第２の導電体及び前記第２の絶縁膜に対するエッチングレートが小さなエッチャントを用いて前記第４の絶縁膜を選択的に除去し、前記第２の導電体をストレージノードとする工程とを更に有することを特徴とする請求項８に記載の半導体装置の製造方法。
  11. 前記第１の絶縁膜、前記第２の絶縁膜、及び前記第３の絶縁膜は、可視光に対して透明であることを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
  12. 前記第１の絶縁膜がシリコン酸化膜であり、前記第２の絶縁膜が減圧化学気相成長法によって成長させたシリコン窒化膜であり、前記の第３の絶縁膜がプラズマ化学気相成長法によって成長させたシリコン窒化膜であることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記プラズマ化学気相成長法によって成長させたシリコン窒化膜を除去するために沸酸水溶液を用い、前記減圧化学気相成長法によって成長させたシリコン窒化膜をエッチングストッパーとすることを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記プラズマ化学気相成長法によって成長させたシリコン窒化膜の膜厚は、前記減圧化学気相成長法によって成長させたシリコン窒化膜の膜厚の８倍以下であることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
  15. 前記第３の絶縁膜を選択的に除去する工程の後、更に、
    前記コンタクトプラグ及び前記スペーサの露出面を覆う第４の絶縁膜を形成する工程と、
    前記第４の絶縁膜に前記コンタクトプラグの表面の一部及び前記スペーサの側面の少なくとも一部を露出させる第２のコンタクトホールを形成する工程と、
    前記第２のコンタクトホールの側壁と底面に第２の導電体を形成する工程と、
    前記第２の導電体及び前記第２の絶縁膜に対するエッチングレートが小さなエッチャントを用いて前記第４の絶縁膜を選択的に除去する工程とを有することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
  16. 前記スペーサは導電体からなることを特徴とする請求項８〜１５のいずれか１項に記載の半導体装置の製造方法。
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