KR100240878B1 - 반도체 장치의 커패시터 제조 방법 - Google Patents
반도체 장치의 커패시터 제조 방법 Download PDFInfo
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Abstract
본 발명은 비트 라인의 산화를 방지하는 반도체 장치의 커패시터 제조 방법에 관한 것으로, 반도체 기판 상에 활성 영역과 비활성 영역을 정의하기 위해 소지 분리 영역이 형성된다. 반도체 기판의 활성 영역 상에 게이트 전극이 형성된다. 게이트 전극을 포함하여 반도체 기판 상에 불순물이 도핑 되지 않은 제 1 층간절연막이 형성된다. 제 1층간절연막 상에 비트 라인이 형성된다. 비트 라인을 포함하여 제 1 층간절연막 상에 불순물이 도핑 되지 않은 제 2 층간절연막이 형성된다. 이와 같은 반도체 장치의 커패시터 제조 방법에 의해서, 유전체막을 형성하기 위해 사용되는 실리콘 질화막의 크랙(crack) 및 씨닝(thinning) 현상을 방지할 수 있고, 따라서, 후속 습식 산화 공정에 의해 비트 라인이 산화되는 등의 문제점을 해결할 수 있다.
Description
본 발명은 반도체장치의 커패시터 제조에 관한 것으로, 좀 더 구체적으로는, 비트 라인의산화를 방지하는 반도체 장치의 커패시터 제조 방법에 관한 것이다.
반도체 장치가 점차 고집적화되고, 소자의 크기가 크게 감소하면서 반도체장치의 커패시터의 커패시턴스(capacitance)를 확보하는 것이 무엇보다 시급한 해결 과제로 대두되었다.
특히, 커패시턴스는 유전체의 유전 상수 및 커패시터의 표면적에 비례하기때문에 종래 비트 라인의 하부에 커패시터를 형성하는 방법으로는 더 이상 커패시턴스를 유지하는 것이 매우 어렵다.
이와 같은 문제점을 해결하기 위해 제안된 방법이 커패시터를 비트 라인의 상부에 형성하는 이른바 COB(Capacitor Over Bitline)구조의 커패시터로서, 그 일반적인 구조가 제1a도에 개략적으로 도시되어 있다.
제1a도에서, 참조 번호 10은 반도체 기판을 나타내고, 12는 소자간 분리를 위한 필드 산화막을 나타내고, 14는 콘택 패드를 나타내고, 16 및 20은 층간절연막을 나타내고, 18은 비트 라인을 나타내고, 22 및 26은 실리콘 질화막을 나타내고, 24는 산화막을 나타내고, 28은 커패시터 하부 전극 즉, 스토리지 노드(storage node)를 나타내고, 30은 유전체막을 나타내고, 32는 커패시터 상부전극 즉, 플레이트 전극을 각각 나타낸다. 이때, 상기 층간절연막들(16, 20)은 통상 보론과 포스포러스 불순물이 도핑된 BPSG (Boron Phosphorus Silicate Glass)막이 사용된다.
그러나, 상술한 반도체 장치의 커패시터 구조에 있어서, 상기 스토리지 노드(28)를 형성하기 위한 식각 공정에서 그 하부의 콘택과 오정렬(misalign)이 발생되면, 제1b도에 도시된 바와 같이, 콘택홀의 측벽 상에 형성된 실리콘 질화막(26)이 식각 되어 상기 BPSG막(20)이 노출된다.
따라서, 후속 유전체막 형성용 실리콘 질화막(30)을 형성하면 상기 BPSG막 (20)과 유전체막 형성용 실리콘 질화막(30)이 상호 접속된다. 한편, 상기 BPSG막 (20) 상에는 상기 실리콘 질화막(30)이 비교적 얇게 형성되는 씨닝(thinning)이 발생된다. 결과적으로, 열에 약한 상기 BPSG막(20)의 유동적인 움직임에 의해 상기 유전체막 형성용 실리콘 질화막(30)이 갈라지는 크랙(crack)현상이 발생된다.
이로 인해, 상기 유전체막 형성용 실리콘 질화막(30)의 습식 산화(wetoxi dation)공정에서 O2성분이 상기 유전체막 형성용 실리콘 질화막(30)의 갈라진 틈 사이로 유입되어 상기 비트 라인(18)을 산화시키는 심각한 문제점이 발생된다.
상술한 문제점을 해결하기 위해 제안된 본 발명은, 비트 라인의 산화를 방지할 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는 데 그 목적이 있다.
제1a도 및 제1b도는 종래 반도체 장치으 커패시터의 구조를 개략적으로보여주는 단면도.
제2a도 내지 제2d도는 본 발명의 실시예에 따른 반도체 장치의커패시터 제조 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요부분에 대한 부호 설명
100 : 반도체 기판 102 : 소자 분리 영역
104 : 콘택 패드 106, 110 : 층간절연막
108 : 비트 라인 112 : 실리콘 질화막
114 : 산화막 118 : 스토리지 노드 전극
120 : 유전체막 122 : 플레이트 전극
[구성]
상술한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 커패시터 제조 방법은, 반도체 기판 상에 활성 영역과 비활성 영역을 정의하기 위해 소자 분리 영역을 형성하는공정과; 상기 반도체 기판의 활성 영역 상에 게이트 전극을 형성하는 공정과; 상기 게이트 전극을 포함하여 상기 반도체 기판 상에 불순물이 도핑 도지 않은 제 1 층간절연막을 형성하는 공정과; 상기 제 1 층간절연막상에 비트 라인을 형성하는 공정과; 상기 비트 라인을 포함하여 상기 제 1 층간절연막 상에 불순물이 도핑 되지 않은 제 2 층간절연막을 형성하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 층간절연막 및 제 1 층간절연막을 차례로 식각하여 콘택홀을 형성하는 공정과; 상기 콘택홀을 도전 물질로 충전하여 상기 제 2 층간절연막 상에 커패시터 하부전극을 형성하는 공정과; 상기 커패시터 하부전극을 포함하여 제 2 층간절연막 상에 유전체막을 형성하는 공정과; 상기 유전체막 상에 커패시터 상부전극을 형성하는 공정을 더 포함할 수 있다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 층간절연막 상에 실리콘 질화막 및 산화막을 순차적으로 형성하는 공정과; 상기 산화막, 실리콘 질화막, 제 2 층간절연막, 그리고, 제 1 층간절연막을 차례로 식각하여 콘택홀을 형성하는 공정과; 상기 콘택홀을 도전 물질로 충전하여 상기 제 2 층간절연막 상에 커패시터 하부전극을 형성하는 공정과; 상기 커패시터 하부전극을 포함하여 제 2 층간절연막상에 유전체막을 형성하는 공정과; 상기 유전체막 상에 커패시터 상부전극을 형성하는 공정을 더 포함할 수 있다.
[작용]
이와 같은 반도체 장치의 커패시터 제조 방법에 의해서, 유전체막을 형성하기 위해 형성되는 실리콘 질화막의 크랙 및 씨닝 현상을 방지할 수 있고, 따라서 후속 습식 산화 공정에 의해 비트 라인이산화되는 등의 문제점을 해결할 수 있다.
[실시예]
이하, 본 발명의 바람직한 실시예를 첨부 도면 도 2에 의거해서 상세히 설명한다.
제2a도 내지 제2d도에는 본 발명의 실시예에 따른 반도체 장치의 커패시터 제조방법의 공정들을 순차적으로 보여주는 흐름도이다.
먼저, 제2a도를 참조하면, 반도체 기판(100)상에 활성 영역과 비활성 영역을 정의하기 위해 필드 산화막(field oxide; 102)이 형성된다. 상기 게이트 전극(도면에 미도시)이 형성된 반도체 기판(100)의 활성 영역 상에 콘택 패드(104)가 형성된다. 상기 콘택 패드(104)는 예를 들어, 폴리실리콘막을 이 분야에서 잘알려진 사진 식각 공정 (photolithography)으로 패터닝(patterning)하여 형성된다.
상기 콘택 패드(104)를 포함하여 상기 반도체 기판(100)상에 층간 절연을 위한 제 1 USG(Undoped silicate glass; 106)막이 증착된 후, 상기 제 1 USG막(106)상에 비트 라인용 폴리실리콘막과 텅스텐 실리사이드막이 순차적으로 형성된다. 이때, 상기 제 1 USG막(106)은 약 1000Å 내지 5000Å의 두께 범위 내로 형성된다.
이어, 이 기술 분야에서 잘 알려진 사진 식각 공정으로 상기 폴리실리콘막과 텅스텐 실리사이드막이 패터닝되어 비트 라인(108)이 형성된다.
다음, 제2b도에 있어서, 상기 비트 라인(108)을 포함하여 상기 제 1 USG막 (106)상에 평탄화를 위한 제 2 USG막(110)이 증착된다. 상기 제 2 USG막(110)은 약 1000Å 내지 15000Å의 두께 범위 내로 증착된다. 상기 제 2 USG막(110)상에 실리콘 질화막(112)과 산화막(114)이 순차적으로 증착 된다. 여기에서, 상기 산화막 (114)은 약 2000Å의 두께 범위 내로 증착된다.
이어서, 도면에는 도시되지 않았지만, 상기 산화막(114)상에 포토레지스트 패턴이 형성되고, 상기 포토레지스트패턴을 마스크로 사용하여 상기 콘택 패드(104)의 상부 표면이 노출되도록 상기 산화막(114), 실리콘 질화막(112), 제 2 USG막(110), 그리고 제 1 USG막(106)이 순차적으로 식각된다. 그러면, 도 2c에 도시된 바와 같이, 커패시터의 스토리지 노드(storage node)와 콘택 패드(104)를 상호 접속시키기 위한 콘택홀(116)이 형성된다.
마지막으로, 제2d도를 참조하면, 상기 콘택홀(116)이 완전히 충전되도록 상기 산화막(114) 상에 폴리실리콘막이 증착된 후, 상기 폴리실리콘막이 이 분야에서 잘알려진 사진 식각 공정으로 패터닝 되어 커패시터 하부전극 즉, 스토리지 노드 전극(118)이 형성된다.
상기 스토리지 노드 전극(118)을 포함하여 상기 산화막(114)상에 실리콘 질화막이 형성된 후, 상기 실리콘 질화막의 일부가 약 700℃ 내지 900℃ 범위 내에서 습식 산화(wet oxidation) 되어 NO(nitride-oxide)막인 유전체막(dielectric layer; 120)이 형성된다. 이어서, 상기 유전체막(120)상에 커패시터 상부전극 즉, 플레이트 전극(122)이형성되면 결과적으로, 커패시터가 완성된다.
한편, 상기 제 USG막(110) 상의 실리콘 질화막(112)과 산화막(114) 증착 공정은 생략 가능하다.
상술한 바와 같은 반도체 장치의 커패시터 제조 방법에 의해서, 유전체막을 형성하기 위해 형성되는 실리콘 질화막의 크랙 및 씨닝 현상을 방지할 수 있고, 따라서 후속 습식 산화 공정에 의해 비트 라인이 산화되는 등의 문제점을 해결할 수 있다.
Claims (10)
- 반도체 기판 상에 활성 영역과 비활성 영역을 정의하기 위해 소자 분리 영역을 형성하는공정과; 상기 반도체 기판의 활성 영역 상에 게이트 전극을 형성하는 공정과; 상기 게이트 전극을 포함하여 상기 반도체 기판 상에 불순물이 도핑 도지 않은 제 1 층간절연막을 형성하는 공정과; 상기 제 1 층간절연막상에 비트 라인을 형성하는 공정과; 상기 비트 라인을 포함하여 상기 제 1 층간절연막 상에 불순물이 도핑 되지 않은 제 2 층간절연막을 형성하는 공정을 포함하는 반도체 장치의 커패시터 제조방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 층간절연막은, USG막으로 형성되는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서, 상기 제 1 층간절연막은, 1000Å 내지 5000Å의 두께 범위내로 형성되는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 층간절연막 및 제 1 층간절연막을 1000Å 내지 15000Å의 두께 범위내로 형성되는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 층간절연막 및 제 1 층간절연막을 차례로 식각하여 콘택홀을 형성하는 공정과; 상기 콘택홀을 도전 물질로 충전하여 상기 제 2 층간절연막 상에 커패시터 하부전극을 형성하는 공정과; 상기 커패시터 하부전극을 포함하여 제 2 층간절연막 상에 유전체막을 형성하는 공정과; 상기 유전체막 상에 커패시터 상부전극을 형성하는 공정을 더 포함하는 반도체 장치의 커패시터 제조 방법.
- 제 5 항에 있어서, 상기 유전체막 형성 공정은, 상기 커패시터 하부전극을 포함하여 상기 제 2 층간절연막 상에 실리콘 질화막을 형성하는공정과; 상기 실리콘 질화막을 습식 산화하는 공정을 포함하는 반도체 장치의 커패시터 제조 방법.
- 제 6 항에 있어서, 상기 습식 산화 공정은 700℃ 내지 900℃ 범위 내에서 수행되는 반도체 장치의 커패시터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 층간절연막 상에 실리콘 질화막 및 산화막을 순차적으로 형성하는 공정과; 상기 산화막, 실리콘 질화막, 제 2 층간절연막, 그리고, 제 1 층간절연막을 차례로 식각하여 콘택홀을 형성하는 공정과; 상기 콘택홀을 도전 물질로 충전하여 상기 제 2 층간절연막 상에 커패시터 하부전극을 형성하는 공정과; 상기 커패시터 하부전극을 포함하여 제 2 층간절연막상에 유전체막을 형성하는 공정과; 상기 유전체막 상에 커패시터 상부전극을 형성하는 공정을 더 포함하는 반도체 장치의 커패시터 제조 방법.
- 제 8 항에 있어서, 상기 유전체막 형성 공정은, 상기 커패시터 하부전극을 포함하여 상기 제 2 층간절연막 상에 실리콘 질화막을 형성하는공정과; 상기 실리콘 질화막을 습식 산화하는 공정을 포함하는 반도체 장치의 커패시터 제조 방법.
- 제 9 항에 있어서, 상기 습식 산화 공정은, 700℃ 내지 900℃ 범위 내에서 수행되는 반도체 장치의 커패시터 제조 방법.
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