JPH1168060A - 半導体装置のキャパシター製造方法 - Google Patents

半導体装置のキャパシター製造方法

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JPH1168060A
JPH1168060A JP10181205A JP18120598A JPH1168060A JP H1168060 A JPH1168060 A JP H1168060A JP 10181205 A JP10181205 A JP 10181205A JP 18120598 A JP18120598 A JP 18120598A JP H1168060 A JPH1168060 A JP H1168060A
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JP
Japan
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film
insulating film
forming
interlayer insulating
capacitor
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Application number
JP10181205A
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English (en)
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Young-Woo Park
泳雨 朴
Jintetsu Kin
仁哲 金
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
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  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 誘電体膜を形成するために使用されるシリコ
ン窒化膜のクラック(crack)及びシニング(th
inning)現象を防止することができ、これにより
後続の湿式酸化工程によりビットラインが酸化される等
の問題点を解決することができる半導体装置のキャパシ
ター製造方法を提供する。 【解決手段】 半導体装置のキャパシター製造方法にお
いて、半導体基板100上に活性領域と非活性領域を定
義するために素子分離領域102を形成し、半導体基板
100の活性領域上にゲート電極を形成し、これを含ん
で半導体基板100上に不純物がドーピングされない第
1層間絶縁膜106を形成し、第1層間絶縁膜106上
にビットライン108を形成し、このビットライン10
8を含んで第1層間絶縁膜106上に不純物がドーピン
グされない第2層間絶縁膜110を形成する工程を具備
する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置のキャパ
シター製造に関するものであり、より詳しくはビットラ
インの酸化を防止する半導体装置のキャパシター製造方
法に関するものである。
【0002】
【従来の技術】半導体装置がますます高集積化され、素
子の大きさが減少されながら半導体装置のキャパシター
のキャパシタンス(capacitance)を確保す
ることが重要な解決課題である。
【0003】特に、キャパシタンスは誘電体の誘電率及
びキャパシターの表面積に比例するので、従来ビットラ
インの下部にキャパシターを形成する方法としては、そ
れ以上キャパシタンスを維持することは非常に難しい。
【0004】このような問題点を解決するために提案さ
れた方法がキャパシターをビットラインの上部に形成す
るCOB(Capacitor Over Bitli
ne)構造のキャパシターとして、その一般的な構造が
図1に概略的に示されている。
【0005】図1で、符号10は半導体基板を示し、1
2は素子間分離のためのフィルド酸化膜を示し、14は
コンタクパッドを示し、16及び20は層関絶縁膜を示
し、18はビットラインを示し、22及び26はシリコ
ン窒化膜を示し、24は酸化膜を示し、28はキャパシ
ター下部電極、すなわち、ストレージノード(stor
age node)を示し、30は誘電膜を示し、32
はキャパシター上部電極、すなわち、プレート電極を各
々示す。ここで、層間絶縁膜16,20は、通常ボロン
とフォスフォラス不純物がドーピングされたBPSG
(Boron Phosphorus Silicat
e Glass)膜が使用される。
【0006】しかし、上述した半導体装置のキャパシタ
ー構造において、ストレージノード28を形成するため
のエッチング工程でその下部のコンタクと合わせミス、
すなわち、誤整列(mis−align)が発生される
と、図2に示されたように、コンタクホールの側壁上に
形成されたシリコン窒化膜26がエッチングされ、BP
SG膜20が露出してしまう。
【0007】従って、次に、誘電体膜形成用シリコン窒
化膜30を形成すると、BPSG膜20と誘電体膜形成
用シリコン窒化膜30が相互接続される。一方、BPS
G膜20上にはシリコン窒化膜30が比較的に薄く形成
されるシンニング(thinning)が発生する。結
果的に、熱に弱い窒化膜30が比較的薄く形成されるシ
ンニング(thinning)が発生する。結果的に、
熱に弱いBPSG膜20の流動的な動きにより、誘電体
膜形成用シリコン窒化膜30が割れるクラック(cra
ck)現象が発生する。
【0008】これにより、誘電体膜形成用シリコン窒化
膜30の湿式酸化(wet oxidation)工程
で、O2成分が誘電体膜形成用シリコン酸化膜30のひ
び割れの間に流入し、ビットライン18を酸化させると
いう深刻な問題点が発生される。
【0009】
【発明が解決しようとする課題】上述した問題点を解決
するために提案された本発明は、ビットラインの酸化を
防止することができる半導体装置のキャパシター製造方
法を提供することを目的とする。
【0010】
【課題を解決するための手段】上述したような目的を達
成するための本発明によると、半導体装置のキャパシタ
ー製造方法は、半導体基板上に活性領域と非活性領域を
定義するために素子分離領域を形成する工程と、半導体
基板の活性領域上にゲート電極を形成する工程と、ゲー
ト電極を含んで半導体基板上に不純物がドーピングされ
ない第1層間絶縁膜を形成する工程と、第1層間絶縁膜
上にビットラインを形成する工程と、ビットラインを含
んで第1層間絶縁膜上に不純物がドーピングされない第
2層間絶縁膜を形成する工程とを含む。
【0011】この方法の好ましい実施の形態において、
第2層間絶縁膜及び第1層間絶縁膜を次第にエッチング
してコンタクホールを形成する工程と、コンタクホール
を導電物質で充填して第2層間絶縁膜上にキャパシター
下部電極を形成する工程と、キャパシター下部電極を含
んで、第2層間絶縁膜上に誘電体膜を形成する工程と、
誘電体膜上にキャパシター上部電極を形成する工程とを
さらに含むことができる。
【0012】この方法の好ましい実施の形態において、
第2層間絶縁膜上にシリコン窒化膜及び酸化膜を順次的
に形成する工程と、酸化膜、シリコン酸化膜、第2層間
絶縁膜、 そして、第1層間絶縁膜を次第にエッチング
してコンタクホールを形成する工程と、コンタクホール
を導電物質で充填して第2創刊絶縁膜上にキャパシター
下部電極を形成する工程と、キャパシター下部電極を含
んで第2層間絶縁膜上に誘電体膜を形成する工程と、誘
電体膜上にキャパシター上部電極を形成する工程とをさ
らに含むことができる。
【0013】このような半導体装置のキャパシター製造
方法により、誘電体膜を形成するために形成されるシリ
コン窒化膜のクラック及びシニング現象を防止すること
ができ、従って、後続の湿式酸化工程によりビットライ
ンが酸化される等の問題点を解決することができる。
【0014】
【発明の実施の形態】以下、本発明の好ましい実施の形
態について図3から6までを参照して、より詳細に説明
する。
【0015】図3から図6までは、本発明の一実施の形
態として示した半導体装置のキャパシター製造方法の工
程を順次的に示すフローチャートである。
【0016】まず、図3を参照すると、半導体基板10
0上に活性領域と非活性領域を定義するためフィールド
酸化膜(field oxide;102)が形成され
る。図示しないゲート電極を形成した半導体基板100
の活性領域上にコンタクパッド104が形成される。コ
ンタクパッド104は例えば、ポリシリコン膜をこの分
野でよく知られているフォトリソグラフィー(phot
olithography)工程とエッチング工程でパ
ターニング(patterning)して形成される。
【0017】コンタクパッド104を含む半導体基板1
00上に層間絶縁のための第1USG(Undoped
Silicate Glass;106)膜が堆積さ
れた後、第1USG膜106上にビットライン用ポリシ
リコン膜108aとタングステンシリサイド膜108b
が順次的に形成する。この時、第1USG膜106は約
1000オングストロームから5000オングストロー
ムの厚さの範囲内で形成される。
【0018】続いて、この技術分野でよく知られている
写真エッチング工程でポリシリコン膜とタングステンシ
リサイド膜がパターニングされビットライン108が形
成される。
【0019】続いて、図4において、ビットライン10
8を含んで第1USG膜106上に平坦化のための第2
USG膜110が堆積される。第2USG膜110は約
1000オングストロームから15000オングストロ
ームまでの厚さの範囲内に堆積される。第2USG膜1
10上にシリコン窒化膜112と酸化膜114が順次的
に堆積される。ここで、酸化膜114は約2000オン
グストロームの厚さの範囲内に堆積される。
【0020】ここで、層間絶縁膜として第1USG膜1
06及び第2USG膜110が使用されることに注意し
なければならない。BPSG膜とは異なりUSG膜は不
純物が塗布されないので、熱的に安定するだけでなく、
その特性上シリコン窒化物との接着性がよい。
【0021】続いて、図面には図示されていないが、酸
化膜114上にフォトレジストパターンが形成され、フ
ォトレジストパターンをマスクとして使用してコンタク
パッド104の上部表面が露出されるように酸化膜11
4,シリコン窒化膜112,第2USG膜110,そし
て、第1USG膜106が順次的にエッチングされる。
そうすると、図5に示されたように、キャパシターのス
トレージノード(storage node)とコンタ
クトパッド104を相互接続させるためのコンタクトホ
ール116が形成される。
【0022】最後に、図6を参照すると、コンタクホー
ル116が完全に充填されるように酸化膜114上にポ
リシリコン膜が堆積された後、ポリシリコン膜がこの分
野でよく知られた写真エッチング工程でパターニングさ
れ、キャパシター下部電極、すなわち、ストレージノー
ド電極118が形成される。
【0023】ストレージノード電極118を含んで酸化
膜114上にシリコン窒化膜が形成された後、シリコン
窒化膜の一部が約700℃から900℃までの範囲内で
湿式酸化(wet oxidation)され、NO
(nitradeーoxide)膜である誘電体膜(d
ielectric layer;120)が形成され
る。続いて、誘電体膜120上にキャパシター上部電
極、すなわち、プレート電極122が形成されると、結
果的にキャパシターが完成される。
【0024】尚、第2USG膜110上のシリコン窒化
膜112と酸化膜114堆積工程は省略可能である。
【0025】上述した方法で、キャパシターのストレー
ジノード電極の形成する時に電極パターンが誤整列され
るとしても、シリコン窒化膜120が第1USG膜11
0に正常的な厚さで形成されることができるし、又、第
1USG膜110が流動的ではなくて誘電体形成用シリ
コン窒化膜120のクラック現象が防止される。又、コ
ンタクホールの両側にビットラインの酸化防止用シリコ
ン窒化膜が形成される必要がない。
【0026】
【発明の効果】上述したような半導体装置のキャパシタ
ー製造方法により、誘電体膜を形成するために形成され
るシリコン窒化膜のクラック及びシンニング現象を防止
することができるし、従って、後続湿式酸化工程により
ビットラインが酸化される等の問題点を解決することが
できる。
【図面の簡単な説明】
【図1】 従来半導体装置のキャパシターの構造を概略
的に示す断面図である。
【図2】 従来半導体装置のキャパシターの構造を概略
的に示す断面図である。
【図3】 本発明の一実施の形態として示した半導体装
置のキャパシターの製造方法の工程を順次的に示すフロ
ーチャートである。
【図4】 本発明の一実施の形態として示した半導体装
置のキャパシターの製造方法の工程を順次的に示すフロ
ーチャートである。
【図5】 本発明の一実施の形態として示した半導体装
置のキャパシターの製造方法の工程を順次的に示すフロ
ーチャートである。
【図6】 本発明の一実施の形態として示した半導体装
置のキャパシターの製造方法の工程を順次的に示すフロ
ーチャートである。
【符号の説明】
100:半導体基板 102:素子分離領域 104:コンタクパッド 106,110:層間絶縁膜 108:ビットライン 112:シリコン窒化膜 114:酸化膜 118:ストレージノード電極 120:誘電体膜 122:プレート電極

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上に活性領域と非活性領域を
    定義するために素子分離領域を形成する工程と、 前記半導体基板の活性領域上に第1導電層を形成する工
    程と、 前記第1導電層を含んで半導体基板上に不純物がドーピ
    ングされない第1層間絶縁膜を形成する工程と、 前記第1層間絶縁膜上に第2導電層を形成する工程と、 前記第2導電層含んで前記第1層間絶縁膜上に不純物が
    ドーピングされない第2層間絶縁膜を形成する工程とを
    具備する半導体装置のキャパシター製造方法。
  2. 【請求項2】 前記第1層間絶縁膜と前記第2層間絶縁
    膜とは、USG膜で形成される請求項1に記載の半導体
    装置のキャパシター製造方法。
  3. 【請求項3】 前記第1層間絶縁膜は、1000オング
    ストロームから5000オングストロームまでの厚さの
    範囲内で形成される請求項1に記載の半導体装置のキャ
    パシター製造方法。
  4. 【請求項4】 前記第2層間絶縁膜は、1000オング
    ストロームから15000オングストロームまでの厚さ
    の範囲内で形成される請求項1に記載の半導体装置のキ
    ャパシター製造方法。
  5. 【請求項5】 前記第2層間絶縁膜と第1層間絶縁膜と
    を次第に蝕核してコンタクホールを形成する工程と、 前記コンタクホール内を導電物質で充填して前記第2層
    間絶縁膜上にキャパシター下部電極を形成する工程と、 前記キャパシター下部電極を含んで第2層間絶縁膜上に
    誘電体膜を形成する工程と、 前記誘電体膜上にキャパシター上部電極を形成する工程
    とを含む請求項1に記載の半導体装置のキャパシター製
    造方法。
  6. 【請求項6】 前記誘電体膜形成工程は、前記キャパシ
    ター下部電極を含んで前記第2層間絶縁膜上にシリコン
    窒化膜を形成する工程と、 前記シリコン窒化膜を湿式酸化する工程を含む請求項5
    に記載の半導体装置のキャパシター製造方法。
  7. 【請求項7】 前記湿式酸化工程は、700℃から90
    0℃までの範囲内で行われる請求項6に記載の半導体装
    置のキャパシター製造方法。
  8. 【請求項8】 前記第2層間絶縁膜上にシリコン窒化膜
    及び酸化膜を順次に形成する工程と、 前記酸化膜、シリコン窒化膜、第2層間絶縁膜、そし
    て、第1層間絶縁膜を次第にエッチングしてコンタクホ
    ールを形成する工程と、 前記コンタクホール内を導電物質で充填して第2層間絶
    縁膜上にキャパシター下部電極を形成する工程と、 前記キャパシター下部電極を含んで第2層間絶縁膜上に
    誘電体膜を形成する工程と、 前記誘電体膜上にキャパシター上部電極を形成する工程
    とを含む請求項1に記載の半導体装置のキャパシター製
    造方法。
  9. 【請求項9】 前記誘電体膜形成工程は、前記キャパシ
    ター下部電極を含んで 前記第2層間絶縁膜上にシリコ
    ン窒化膜を形成する工程と、 前記シリコン窒化膜を湿式酸化する工程とを含む請求項
    8に記載の半導体装置のキャパシター製造方法。
  10. 【請求項10】 前記湿式酸化工程は、700℃から9
    00℃までの範囲内で行われる請求項9に記載の半導体
    装置のキャパシター製造方法。
JP10181205A 1997-06-27 1998-06-26 半導体装置のキャパシター製造方法 Pending JPH1168060A (ja)

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JPH1168060A true JPH1168060A (ja) 1999-03-09

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KR (1) KR100240878B1 (ja)
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TW (1) TW406349B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6436761B1 (en) 1999-09-10 2002-08-20 Nec Corporation Method for manufacturing semiconductor memory devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6436761B1 (en) 1999-09-10 2002-08-20 Nec Corporation Method for manufacturing semiconductor memory devices

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Publication number Publication date
CN1127134C (zh) 2003-11-05
CN1204150A (zh) 1999-01-06
KR19990004176A (ko) 1999-01-15
KR100240878B1 (ko) 2000-01-15
TW406349B (en) 2000-09-21

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