KR20010057385A - 캐패시터 및 그의 제조 방법 - Google Patents

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KR20010057385A
KR20010057385A KR1019990060502A KR19990060502A KR20010057385A KR 20010057385 A KR20010057385 A KR 20010057385A KR 1019990060502 A KR1019990060502 A KR 1019990060502A KR 19990060502 A KR19990060502 A KR 19990060502A KR 20010057385 A KR20010057385 A KR 20010057385A
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Abstract

본 발명은 고온 열공정시 유전체층과 전극들간 리프팅을 감소시키고, 전극 패턴 형성을 쉽게 하기 위해 트렌치 구조의 절연막내에 유전체 및 상하부 전극이 형성되도록 한 캐패시터 및 그의 제조 방법에 관한 것으로, 이를 위한 본 발명의 캐패시터는 반도체 기판상에 제 1 트렌치를 갖고 형성된 제 1 절연막, 상기 제 1 트렌치에 매립된 하부전극, 상기 하부전극을 포함한 제 1 절연막상에 제 2 트렌치를 갖고 형성된 제 2 절연막, 상기 하부전극에 접하고 상기 제 2 트렌치의 측벽 및 표면에 걸쳐서 형성된 유전체층, 상기 제 2 트렌치 내부에서 유전체층에 매립되어 형성된 상부전극을 포함하여 이루어진다.

Description

캐패시터 및 그의 제조 방법{CAPACITOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고온 열공정후에도 물리적으로 안정한 트렌치 구조의 캐패시터 및 그의 제조 방법에 관한 것이다.
일반적으로, 메모리 소자는 워드라인, 소오스/드레인을 구비한 트랜지스터를 형성하고 상기 소오스/드레인에 연결되는 비트라인을 형성한 후 BPSG(Boron Phospho Silicate Glass)를 포함하는 층간절연막을 증착한 다음 평탄화하여 캐패시터를 형성한다.
최근에 DRAM(Dynamic RAM)의 캐패시터는 전하 축전 용량을 증가시키기 위해 고유전율의 옥사이드 산화물(TaO 등) 또는 BST(BaxSr1-xTiO3)계의 화합물을 유전체층으로 이용하고, FeRAM(Ferroelectirc RAM; 강유전체 메모리)은 강유전 특성을 갖는 SBT(SrBi2Ta2O9)계 또는 PZT(Pb(Zr,Ti)O3) 계의 유전체를 이용한다.
상기 유전체층으로 옥사이드 산화물이 이용될 경우, 캐패시터의 상/하부 전극 물질은 비산화성을 가져야 하며, 이러한 산소와 반응하지 않는 금속으로 백금 (Pt)을 이용한다.
이와 같이 유전체층 및 전극 물질의 특성 개선은 물론 캐패시터의 유효 면적을 증가시켜 축전 용량을 증가시키는 연구가 진행되고 있다.
이하 첨부도면을 참조하여 종래기술에 따른 캐패시터에 대해 설명한다.
도 1 은 종래기술에 따른 캐패시터의 구조 단면도로서, 폴리실리콘 플러그가없는 구조의 캐패시터를 나타낸다.
도 1 을 참조하면, 게이트 전극, 소오스/드레인이 형성된 반도체 기판(1)상에 제 1 절연막(2)이 형성되고, 상기 제 1 절연막(2)상에 하부전극(3), 유전체층 (4), 상부전극(5)이 적층되어 형성된다.
상기 결과물 전면에 제 2 절연막(6)이 형성되고 , 콘택 마스크(contact mask)를 이용한 상기 제 2 절연막(6)의 선택적 식각으로 콘택홀이 형성되며, 상기 콘택홀을 매립하는 메탈을 증착한 후, 이 콘택홀을 통해 상부전극(5)에 전기적으로 연결되는 메탈 배선(7)이 형성된다.
그리고 백금(Pt)을 전극물질로 이용하면 캐패시터는 MIM(Metal/Insulator /Metal)의 적층 구조로 형성된다.
이와 같은 종래기술에 따른 캐패시터는 하부 전극(3)과 제 1 절연막(2) 및 유전체층(4)와 전극들(3,5)간에 고온 열공정시 큰 열적 스트레스(thermal stress)에 의해 리프팅(lifting)(A)이 발생한다.
즉, 백금(Pt)이 캐패시터의 전극 물질로 우수한 특성을 갖지만, 캐패시터의 공정상 산소 분위기의 고온 열처리 공정을 거치게 되며 전극 물질과 유전체간의 큰 열팽창계수 차이에 의해 전극 물질과 유전체와의 계면은 쉽게 리프팅이 발생된다.
또한 백금(Pt)은 식각(etch)이 용이하지 않아 백금의 수직 프로파일 (vertical profile) 형성이 어렵기때문에 1G(giga)급 DRAM 이상의 메모리 공정에서 패턴을 형성하기가 쉽지 않고, 캐패시터 형성 후 소자의 평탄화를 위해 BPSG막등의 실리콘 옥사이드 절연막을 증착해야 하고 이러한 절연막을 CMP(ChemicalMechanical Polishing)를 이용하여 평탄화해야하는등 공정이 복잡해지는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 고온 열공정시 유전체층과 전극들간 리프팅을 감소시키고, 전극 패턴 형성을 쉽게 진행하도록 하는데 적합한 캐패시터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 캐패시터의 구조 단면도
도 2 는 본 발명의 실시예에 따른 캐패시터의 구조 단면도
도 3a 도 3e 는 본 발명의 실시예에 따른 캐패시터의 제조 공정 단면도
도 4 는 본 발명의 다른 실시예에 따른 캐패시터의 구조 단면도
*도면의 주요부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 제 1 식각 정지막
23 : 제 1 절연막 24 : 제 1 트렌치
25 : 제 2 식각 정지막 26 : 하부 전극
27 : 제 2 절연막 28 : 제 2 트렌치
29a : 유전체층 30a : 상부 전극
31 : 제 3 절연막 32 : 메탈 배선
상기의 목적을 달성하기 위한 본 발명의 캐패시터는 반도체 기판상에 제 1 트렌치를 갖고 형성된 제 1 절연막, 상기 제 1 트렌치에 매립된 하부전극, 상기 하부전극을 포함한 제 1 절연막상에 제 2 트렌치를 갖고 형성된 제 2 절연막, 상기 하부전극에 접하고 상기 제 2 트렌치의 측벽 및 표면에 걸쳐서 형성된 유전체층, 상기 제 2 트렌치 내부에서 상기 유전체층에 매립되어 형성된 상부전극을 포함하여 이루어짐을 특징으로 하고, 그 제조 방법은 소정 공정이 완료된 반도체 기판상에 제 1 트렌치 구조를 갖는 제 1 절연막을 형성하는 단계, 상기 결과물 상부에 제 1 전극 물질을 증착하고, 상기 제 1 전극 물질을 화학적 기계 연마하여 상기 제 1 트렌치를 완전히 매립하는 하부전극을 형성하는 단계, 상기 결과물 상부에 제 2 트렌치 구조를 갖는 제 2 절연막을 증착하는 단계, 상기 결과물 상부에 제 3 절연막, 제 2 전극 물질을 증착하고, 상기 제 3 절연막, 제 2 전극 물질을 화학적 기계 연마하여 상기 제 2 트렌치를 완전히 매립하는 유전체층, 상부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 캐패시터의 구조 단면도이고, 도 3a 내지 도 3e는 본 발명의 실시예에 따른 캐패시터의 제조 공정 단면도이다.
도 2 에 도시된 바와 같이, 소정 공정(게이트 전극, 소오스/드레인, 비트라인)이 이루어진 반도체 기판(21) 상에 제 1 식각 정지막(22)이 형성되고, 제 1 식각 정지막(22)상에 제 1 트렌치(도시 생략)를 갖는 제 1 절연막(23)이 형성된다. 상기 제 1 절연막(23)은 실리콘 옥사이드 산화물(SiO2)을 이용하고 제 1 트렌치를 제외한 제 1 절연막(23) 표면에는 제 2 식각 정지막(25)이 형성된다. 그리고 제 1, 2 식각 정지막(25)은 SiON, Si3N4막을 이용한다.
그리고 상기 제 1 트렌치에 완전히 매립되어 하부 전극(26)이 형성되고, 상기 하부 전극(26) 상부에 제 2 트렌치를 갖는 제 2 절연막(27)이 형성된다. 상기 제 2 트렌치는 제 1 트렌치보다 폭이 더 크고, 하부 전극(26)은 사진 및 식각 (Photo & etch) 공정을 이용하지 않고 연마 공정을 이용하여 제 1 트렌치내에 형성된다.
그리고 상기 하부 전극(26)에 접하고 상기 제 2 트렌치의 측벽 및 표면상에유전체층(29a)이 형성되고, 상기 유전체층(29a)상에 형성되어 상기 제 2 트렌치를 완전히 매립하며 상기 하부 전극(26)과 동일한 너비를 갖는 상부 전극(30a)이 형성된다.
그리고 상기 상부 전극(30a)의 일정 표면이 노출된 콘택홀을 갖는 제 3 절연막(31)이 형성되며, 상기 콘택홀을 통해 상기 상부 전극(30a)과 전기적으로 연결되는 메탈 배선(32)이 형성된다.
상기와 같이 구성된 본 발명의 실시예에 따른 캐패시터의 제조 방법을 첨부도면 도 3a 내지 도 3e를 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 캐패시터의 제조 공정 단면도이다.
도 3a 에 도시된 바와 같이, 게이트 전극 및 소오스/드레인, 비트라인(모두 도시 생략)이 형성된 반도체 기판(21)상에 제 1 식각 정지막(22), 제 1 절연막(23)을 증착한다. 상기 제 1 식각 정지막(22)은 SiN, Si3N4막을 이용하여 제 1 절연막 (23) 트렌치 식각 공정으로 인한 반도체 기판(21)의 손실을 방지하기 위함이다. 그리고 상기 제 1 절연막(23)은 실리콘 옥사이드 화합물, 예를 들면 SiO2, BPSG, MTO(Middle Temperature Oxide) 막등을 이용한다.
이어 상기 제 1 절연막(23)상에 감광막(도시 생략)을 도포하고 노광 및 현상공정으로 패터닝한 후, 상기 패터닝된 감광막을 마스크로 이용하여 상기 제 1 절연막(23)을 일정 깊이로 식각하므로써 제 1 트렌치(24)를 형성한다. 상기 제 1 트렌치(24)는 상기 제 1 식각 정지막(22)의 일정 표면이 노출되도록 형성된다.
도 3b 에 도시된 바와 같이, 제 1 절연막(23) 식각 마스크로 이용한 감광막을 제거하고 제 1 트렌치(24)를 포함한 제 1 절연막(23)의 전면에 제 2 식각 정지막(25)을 증착한다.
이어 제 2 식각 정지막(25)을 선택적으로 제거하여 제 1 트렌치(24)의 상부를 노출시킨다.
이어 제 2 식각 정지막(25)을 포함한 전면에 제 1 전극 물질(도시 생략)을 상기 제 1 트렌치(24)가 완전히 매립되도록 증착한 후, 화학적 기계적 연마(CMP)를 이용하여 상기 제 1 트렌치(24) 양측의 제 2 식각 정지막(25)이 노출되도록 제 1 전극 물질을 연마한다.
여기서 상기 제 1 전극 물질은 백금(Pt)으로 이루어진 캐패시터의 하부 전극(26) 물질로 이용되고, PVD(Phsical Vapor Deposition) 나 CVD(Chemical Vapor Deposition) 공정을 이용하여 증착되며 고온 열공정시 열적 스트레스를 감소시키기 위해 반도체 기판(21)의 온도를 300℃∼600℃로 승온시키면서 증착된다.
또한 제 1 트렌치(24)의 형태에 의해 매립후 형성되는 골부분이 제 1 절연막 (23)의 표면보다 높도록 매립되어 화학적 기계 연마 공정시 충분히 연마되도록 한다. 그리고 제 2 식각 정지막(25)은 300Å∼1000Å의 두께로 형성되며, 상기 제 1 전극 물질 연마시 제 1 절연막(23)이 식각되는 것을 방지한다.
이어 상기 제 1 절연막(23)의 표면과 동일 높이를 갖도록 화학적 기계적 연마를 균일하게 진행하여 캐패시터의 하부전극(26)을 형성한다. 이와 같이 화학적기계적 연마 공정을 이용하여 하부 전극(26)을 형성하므로써 종래 전극 물질을 증착한 후 하부 전극을 형성하기 위한 사진 및 식각 공정을 이용하지 않아 공정을 단순화한다.
이어 상기 하부 전극(26)을 포함한 제 2 식각 정지막(25) 표면상에 제 2 절연막(27)을 증착하고 제 2 절연막(27)상에 감광막(도시 생략)을 도포하고 노광 및 현상 공정으로 패터닝한다.
이어 상기 패터닝된 감광막을 마스크로 이용하여 하부 전극(26)의 표면이 노출되도록 제 2 절연막(27)을 식각하여 제 2 트렌치(28)를 형성한다.
여기서 상기 제 2 절연막(27)은 제 1 절연막(23)과 동일한 물질, 즉 실리콘 옥사이드 화합물을 이용하며, 제 2 트렌치(28)는 제 1 트렌치(24)보다 일정 폭 넓은 폭,즉 하부 전극(26) 및 제 2 식각 정지막(25)의 일정부분에 이르는 폭으로 형성되는데 이는 후에 형성되는 상부 전극의 폭을 하부 전극(26)과 동일하게 형성하기 위함이다.
또한 제 2 절연막(27)은 제 1 절연막(23)보다 더 두껍게 증착되는데 이는 후에 형성되는 유전체층상의 상부 전극의 두께를 하부 전극(26)의 두께와 동일하게 형성하기 위함이다.
도 3c에 도시된 바와 같이, 트렌치 식각 마스크로 이용한 감광막을 제거하고 제 2 트렌치(28)를 포함한 제 2 절연막(27)상에 유전체 물질(29), 제 2 전극 물질 (30)을 차례로 증착하는데, 제 2 전극 물질(30)의 표면이 제 2 절연막(27)의 표면보다 높도록 증착한다.
도 3d에 도시된 바와 같이, 화학적 기계적 연마 공정을 진행하여 상기 제 2 전극 물질(30)을 먼저 연마한 후 유전체 물질(29)을 연마하여 유전체층(29a)을 포함한 상부 전극(30a)을 형성한다.
여기서 상부 전극(30a)은 유전체층(29a)에 일정 깊이 매립된 구조로 형성되며 상부전극(30a)을 포함한 유전체층(29a)은 그 표면이 노출되고, 유전체층(29a)이 제 2 트렌치(28) 내부로 증착되면서 제 2 절연막(27)과 유전체층(29a)과의 결합을 좋게 한다.
또한 상기 유전체 물질(29)은 PVD 또는 CVD 공정을 이용하여 1000Å∼3000Å 두께로 증착되며 급속열처리(RTP;Rapid Thermal Process)나 로(furnace)를 이용하여 고온(600℃∼900℃) 산소 분위기에서 열처리하여 유전체층(29a)의 캐패시터 특성을 확보한다.
그리고 상기 제 2 전극 물질(30)은 제 1 전극 물질과 동일하게 백금(Pt)을 이용하며 열공정에 의한 열적 스트레스를 감소시키기 위해 웨이퍼 온도를 300℃∼600℃로 승온시키면서 증착된다.
특히 PVD 방법으로 증착할 경우, 아르곤(Ar) 가스와 산소(O2) 가스의 혼합 가스를 사용하여 스퍼터링(sputtering) 방식으로 증착하므로써, 백금(Pt)내에 산소가 고용되게 증착되어 후열처리 공정시 상부 전극(30a)의 결정립 증대로 인한 표면 거칠기(roughness)를 향상시킨다. 이처럼 표면 거칠기가 증가되면 상부 전극(30a)의 표면적이 증가되어 캐패시터 특성을 좋게 한다.
도 3e에 도시된 바와 같이, 상기 상부 전극(30a)을 포함한 전면에 제 3 절연막(31)을 증착한 후, 제 3 절연막(31)상에 감광막(도시 생략)을 도포하고 노광 및 현상 공정으로 패터닝한다.
이어 패터닝된 감광막을 식각 마스크로 이용하여 상부 전극(30a)의 일정 표면이 노출되도록 제 3 절연막(31)을 선택적으로 제거하여 콘택홀(도시 생략)을 형성한다.
이어 상기 콘택홀을 포함한 전면에 메탈을 증착한 후 선택적으로 패터닝하여 콘택홀을 통해 상부 전극(30a)과 전기적으로 연결되는 메탈 배선(32)을 형성하여 소자 형성 공정을 완료한다.
전술한 바와 같이 본 발명은 하부 전극(26) 및 상부 전극(30a)이 제 1, 2 절연막 (23,27) 내부에 매립된 형태로 형성되므로써, 각 전극들(26,30a)의 열적 안정성을 증가시킨다.
또한 하부 전극(26)이 형성되는 제 1 트렌치(24)보다 상부 전극(30a)이 형성되는 제 2 트렌치(28)를 유전체층(29a)의 두께만큼 더 크게 형성하므로써 하부 전극(26) 및 상부 전극(30a)의 넓이가 같도록 만들어 캐패시터 용량을 최적화한다.
도 4 는 본 발명의 다른 실시예에 따른 캐패시터의 구조 단면도로서, 폴리실리콘 구조를 갖는 캐패시터를 나타낸다.
도 4 에 도시된 바와 같이, 반도체 기판(41)내에 불순물층, 예를 들면 소오스/드레인 영역(42)이 형성되고, 상기 소오스/드레인 영역(42)을 포함한 전면에 트렌치를 갖는 절연막(43)이 형성된다.
그리고 절연막(43)의 트렌치내부에 부분 매립되어 폴리실리콘 플러그(44)가형성되고 폴리실리콘 플러그(44)상에 트렌치를 완전히 매립하는 고온 확산 방지막 (45)이 형성된다.
또한 상기 고온 확산 방지막(45)을 제외한 절연막(43)의 표면상에 식각 정지막(46)이 형성되고, 식각 정지막(46)을 포함한 전면에 도 3a 내지 도 3e에 이르는 공정을 진행하여 캐패시터를 형성한다.
전술한 바와 같이 본 발명의 다른 실시예는 DRAM 에 있어서 폴리실리콘 플러그(44)(또는 메탈 플러그) 공정에 적용한 것으로, 폴리실리콘 플러그(44)(또는 메탈 플러그)상에 고온 확산 방지막(45)을 증착한 다음 본 발명의 캐패시터를 형성하여 플러그 물질과 캐패시터의 상/하부 전극(47,49) 및 유전체(48)가 반응하지 않도록 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명의 캐패시터 및 그의 제조 방법은 트렌치 구조의 절연막내에 캐패시터를 형성하므로써 고온 열공정후에 열적 스트레스에 의한 전극과 유전체 계면의 떨어짐이나 벌어짐 현상을 방지할 수 있다.
그리고 화학적 기계적 연마(CMP) 공정을 이용하여 백금(Pt)이 이용되는 전극을 패터닝하므로, 종래의 백금(Pt)의 패터닝 공정의 어려움을 해결할 수 있다.
또한 화학적 기계적 연마(CMP) 공정에 따른 절연막간 단차를 제거하므로써 평탄화를 좋게하여 소자의 공정 신뢰성 및 전기적 특성을 향상시킬 수 있는 효과가 있다.

Claims (12)

  1. 반도체 기판상에 제 1 트렌치를 갖고 형성된 제 1 절연막;
    상기 제 1 트렌치에 매립된 하부전극;
    상기 하부전극을 포함한 제 1 절연막상에 제 2 트렌치를 갖고 형성된 제 2 절연막;
    상기 하부전극에 접하고 상기 제 2 트렌치의 측벽 및 표면에 걸쳐서 형성된 유전체층; 및
    상기 제 2 트렌치 내부에서 상기 유전체층에 매립되어 형성된 상부전극
    을 포함하여 이루어짐을 특징으로 하는 캐패시터.
  2. 제 1 항에 있어서,
    상기 제 2 트렌치는 상기 하부전극과 상부전극의 폭이 같도록 상기 제 1 트렌치보다 상기 유전체층의 두께만큼 더 넓게 형성된 것을 특징으로 하는 캐패시터.
  3. 제 1 항에 있어서,
    상기 반도체 기판상에 제 1 식각 정지막이 형성된 것을 특징으로 하는 캐패시터.
  4. 제 1 항에 있어서,
    상기 하부 전극을 제외한 제 1 절연막상에 상기 하부전극의 노출된 폭만큼의 두께를 갖는 제 2 식각 정지막이 형성된 것을 특징으로 하는 캐패시터.
  5. 제 1 항에 있어서,
    상기 상부전극과 전기적으로 연결되는 메탈 배선을 더 포함하여 이루어지는 것을 특징으로 하는 캐패시터.
  6. 소정 공정이 완료된 반도체 기판상에 제 1 트렌치 구조를 갖는 제 1 절연막을 형성하는 단계;
    상기 결과물 상부에 제 1 전극 물질을 증착하고, 상기 제 1 전극 물질을 화학적 기계적 연마하여 상기 제 1 트렌치를 완전히 매립하는 하부전극을 형성하는 단계;
    상기 결과물 상부에 제 2 트렌치 구조를 갖는 제 2 절연막을 증착하는 단계; 및
    상기 결과물 상부에 제 3 절연막, 제 2 전극 물질을 증착하고, 상기 제 3 절연막, 제 2 전극 물질을 화학적 기계 연마하여 상기 제 2 트렌치를 완전히 매립하는 유전체층, 상부전극을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  7. 제 6 항에 있어서,
    상기 반도체 기판상에 제 1 식각 정지막이 증착되는 것을 특징으로 하는 캐패시터의 제조 방법.
  8. 제 6 항에 있어서,
    상기 하부 전극 형성시 제 1 절연막의 연마를 방지하도록 상기 제 1 트렌치를 제외한 제 1 절연막상에 제 2 식각 정지막을 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 식각 정지막은 SiON, Si3N4막을 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
  10. 제 6 항에 있어서,
    상기 유전체층은 2000Å∼3000Å의 두께로 형성되며, 급속열처리나 로를 이용하여 열처리되는 것을 특징으로 하는 캐패시터의 제조 방법.
  11. 제 6 항에 있어서,
    상기 하부 전극으로서 PVD 또는 CVD 증착을 이용하여 상기 반도체 기판의 온도를 300℃∼600℃로 승온시키면서 백금이 증착되는 것을 특징으로 캐패시터의 제조 방법.
  12. 제 6 항에 있어서,
    상기 상부 전극으로서 PVD 또는 CVD 증착을 이용하여 상기 반도체 기판의 온도를 300℃∼600℃로 승온시키면서 백금이 증착되는 것을 특징으로 캐패시터의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100485167B1 (ko) * 2002-07-25 2005-04-22 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
KR100947563B1 (ko) * 2002-12-28 2010-03-15 매그나칩 반도체 유한회사 반도체 소자의 ｍｉｍ 커패시터 형성 방법
KR100967204B1 (ko) * 2003-10-02 2010-07-05 매그나칩 반도체 유한회사 반도체 소자의 커패시터 제조방법

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