JPH10189709A - 集積回路装置の製造方法 - Google Patents

集積回路装置の製造方法

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JPH10189709A
JPH10189709A JP9361740A JP36174097A JPH10189709A JP H10189709 A JPH10189709 A JP H10189709A JP 9361740 A JP9361740 A JP 9361740A JP 36174097 A JP36174097 A JP 36174097A JP H10189709 A JPH10189709 A JP H10189709A
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insulating
layer
trench
electrode layer
insulating trench
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Udo Dr Schwalke
シユワルケ ウド
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Abstract

(57)【要約】 【課題】 シャロー・トレンチ絶縁に適しており、全体
的なトポロジ段差上に改善された平坦化を達成する集積
回路装置の製造方法を提供する。 【解決手段】 基板１１内に能動領域１５を画成するト
レンチ１３、１４を形成する。狭いトレンチ１３を満た
す第１の絶縁トレンチ１６を同形に析出し、マスクによ
る異方性エッチングでパターン化して、幅広のトレンチ
１４の側面にスペーサ１６２形成する。ほぼ平坦な表面
を有する第２の絶縁層１２０の形成及び化学機械的研磨
又は従来の乾式エッチングによる平坦化層の切除により
能動領域１５の表面を露出する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路装置の製造
方法に関する。
【０００２】
【従来の技術】半導体基板内に集積回路装置を形成する
場合、半導体基板内で隣接している能動領域を互いに絶
縁する絶縁パターンが形成される。高密度集積回路では
いわゆるシャロー・トレンチ（浅い溝）絶縁が益々使用
されている。これは絶縁材料（多くの場合酸化物）で満
たされるトレンチである。能動領域の表面を露出し、酸
化物充填材の表面を能動領域の表面とほぼ同じ高さに保
持する平坦化が行われる。シャロー・トレンチ絶縁を形
成する際の平坦化は多くの場合化学機械的研磨により行
われる。
【０００３】集積回路において集積回路全体にわたって
絶縁パターンの幅は通常一定していないので、シャロー
・トレンチ絶縁の際に種々の幅の絶縁トレンチが形成さ
れる。更に能動領域及び絶縁トレンチの密度は著しく変
動する。これは平坦化の際に難点を生じ、表面が平坦化
の後もしばしばトポロジ段差と呼ばれる段差を有するこ
とになる。
【０００４】トポロジ段差を回避するため化学機械的研
磨による平坦化の際に補助的なレジスト平坦化マスクを
使用することが提案されている（これに関してはダバリ
（Ｂ．Ｄａｖａｒｉ）その他による「アイイーディーエ
ム・テク・ダイジェスト（ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ
ｅｓｔ）」第６１頁（１９８９年）参照）。その際トレ
ンチの充填のために使用される絶縁層を析出してから幅
広のトレンチ内にレジストから成る支持部が形成され
る。引続きリフローによりほぼ平坦な表面を有するもう
１つのレジスト層が全面的に施される。この平坦な表面
から出発して化学機械的研磨により能動領域の表面が露
出されるまで平坦化が行われる。その際レジストから成
る支持部及びもう１つのレジスト層は除去される。レジ
ストから成る支持部がこのもう１つのレジスト層の被着
の際に腐食されないように、レジストから成る支持部は
熱処理されなければならない。この熱処理は約１８０℃
の温度で行われ、レジスト製支持部の形がリフローによ
り一部変形される。それによりこの平坦化は損なわれ
る。
【０００５】多層金属配線を平坦化するにはマツバラ
（Ｙ．Ｍａｔｓｕｂａｒａ）その他による「アイイーデ
ィーエム・テク・ダイジェスト（ＩＥＤＭ Ｔｅｃｈ．
Ｄｉｇｅｓｔ）」第６６５頁（１９９３年）に別の平坦
化法が提案されており、その場合金属化面を覆う絶縁層
上にフォトレジストから成る条片状の支持パターンが形
成される。導線の少ない金属化面の範囲を限定露光する
ことにより条片状の支持パターンは主としてこの範囲内
に形成される。支持パターンの上方に全面的に第２のレ
ジスト層が施され、平坦化される。
【０００６】
【発明が解決しようとする課題】本発明の課題は、シャ
ロー・トレンチ絶縁の形成に適しており、トポロジ段差
全体に改善された平坦化を達成することのできる集積回
路装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】この課題は本発明によれ
ば、請求項１に記載の方法により解決される。本発明の
実施態様は従属請求項から明かである。
【０００８】半導体基板、有利にはＳＯＩ基板の単結晶
シリコンウェハ又は単結晶シリコン層の主面に第１の絶
縁トレンチ及び第２の絶縁トレンチがエッチングされ
る。第１の絶縁トレンチ及び第２の絶縁トレンチは能動
領域を画成する。
【０００９】第１の絶縁トレンチは第２の絶縁トレンチ
より狭い幅を有する。その際種々の第１の絶縁トレンチ
並びに種々の第２の絶縁トレンチの幅が互いに異なって
いてもよい。
【００１０】ほぼ同形の縁被覆を有する第１の絶縁層が
形成され、その厚さは第１の絶縁トレンチをほぼ満たす
ように調整される。
【００１１】引続き第１の絶縁トレンチの上方及び能動
領域の上方に開口を有するマスクが形成される。その際
能動領域の上方に配設されている開口は能動領域に側方
で重複している。引続き第１の絶縁層がエッチングマス
クとしてのマスクの使用下に異方性エッチングによりパ
ターン化される。第２の絶縁トレンチの上方には支持パ
ターンが形成される。第２の絶縁トレンチの側面にはス
ペーサが形成される。マスクを除去後ほぼ平坦な表面を
有する第２の絶縁層が形成される。引続き平坦化層の切
除により能動領域の範囲の主面が露出される。
【００１２】この方法では全体的なトポロジ段差を回避
するため、第２の絶縁トレンチの範囲に形成される支持
パターンが第１の絶縁層の材料から形成される。この支
持パターン並びに同時に第２のトレンチの側面に形成さ
れるスペーサは絶縁材料として平坦化層の切除後も第２
の絶縁トレンチ内にそのまま残っている。支持パターン
及びスペーサが第２の絶縁トレンチをごく一部満たすだ
けなので、マスクの除去後第２の絶縁トレンチの範囲の
パターンの表面に凹凸が残るが、しかしその幅は能動領
域上のマスクの開口の重複によって予め規定される。従
ってそれらの凹凸は全基板上にほぼ同じ幅を有してお
り、そのため第２の絶縁層の形成の際に更に段差を形成
することなく満たすことができるものである。
【００１３】マスクの開口が能動領域と側方で少なくと
も第１の絶縁層の厚さの分だけ重複していると有利であ
る。それにより第２の絶縁トレンチの側面にスペーサが
形成され、それとは別に支持パターンが形成されること
が保証される。
【００１４】能動領域の範囲の主面を露出する平坦化層
の切除は、化学機械的研磨によっても従来の異方性乾式
エッチングによっても実施可能である。処理を簡略化す
ることを考慮してこの平坦化層の切除は異方性乾式エッ
チングで行うと有利である。
【００１５】第１の絶縁層をＴＥＯＳ（テトラエチルオ
ルトシリケート）処理でＳｉＯ2から形成すると有利で
ある。また第１の絶縁層は、一方では同形析出すること
ができ、他方ではその誘電率、有利には５００℃以上の
その耐熱性及びその機械的特性に関して絶縁トレンチの
充填材として適している全ての絶縁材料から形成するこ
ともできる。
【００１６】半導体基板の主面上に第１の絶縁トレンチ
及び第２の絶縁トレンチをエッチングする前にゲート誘
電体及び第１の電極層を形成することは本発明の枠内に
ある。更にゲート誘電体及び第１の電極層は第１の絶縁
トレンチ及び第２の絶縁トレンチをエッチングする際に
パターン化される。平坦化層の切除の際にパターン化さ
れた第１の電極層の表面は露出される。引続きパターン
化された第１の電極層からゲート電極が形成され、その
側方にソース／ドレイン領域が形成される。
【００１７】本発明のこの実施形態は、ＭＯＳトランジ
スタの製造時にゲート電極用のゲート誘電体及び電極層
の形成の際に浄化の必要性に関して問題となる処理工程
を、平坦化工程の実施下に第１の絶縁トレンチ及び第２
の絶縁トレンチの形成及びその充填の前に行うという利
点を有する。能動領域（この場合パターン化されたゲー
ト誘電体及びパターン化された第１の電極層も含めて）
が第１の絶縁層のパターン化後第１の絶縁層の材料によ
り囲まれているので、主に部分的に第２の絶縁トレンチ
の充填に寄与する第２の絶縁層として、ゲート誘電体及
びゲート電極を形成する処理環境の浄化の故に許容でき
ない材料を使用することができる。特に第２の絶縁層を
リフロー可能の酸化物、例えばＢＰＳＧ（ホウ素リンケ
イ酸ガラス）又はそれに類するものから形成することは
本発明の枠内にある。
【００１８】更に平坦化のためのパターン化の後に第２
の電極層を形成することは本発明の枠内にある。第２の
電極層及び第１の電極層を共通のマスクの使用下にパタ
ーン化し、その際第１の電極層からゲート電極が、また
第２の電極層からゲート電極間のゲート線を含む導線面
が形成される。その際異なってドープされているゲート
電極を有するｎチャネルＭＯＳトランジスタ及びｐチャ
ネルＭＯＳトランジスタを製造するためにパターン化さ
れた第１の電極層を第２の電極層を形成する前に異なっ
てドープすることは本発明の枠内にある。このようにし
て第１の電極層の異なってドープされた領域間にドーパ
ントが拡散されることは回避される。
【００１９】
【実施例】本発明を図示されている実施例に基づき以下
に詳述する。
【００２０】基板１１の主面１２に第１の絶縁トレンチ
１３及び第２の絶縁トレンチ１４をエッチングする（図
１参照）。基板１１は例えばＳＯＩ基板の単結晶シリコ
ンウェハ又は単結晶シリコン層である。第１の絶縁トレ
ンチ１３及び第２の絶縁トレンチ１４はトレンチマスク
（図示せず）の使用下に異方性乾式エッチングプロセス
で、例えばＣｌ2／ＨＢｒ化学法より形成される。第１
のトレンチ１３は例えば０．５μｍの幅を有しており、
第２のトレンチ１４は例えば４０μｍの幅を有してい
る。第１のトレンチ１３及び第２のトレンチ１４は例え
ば４００ｎｍの深さを有している。第１の絶縁トレンチ
１３及び第２の絶縁トレンチ１４は後にデバイスが形成
される能動領域１５を画成する。
【００２１】引続き全面的に同形の縁被覆を有する第１
の絶縁層１６を析出する（図２参照）。第１の絶縁層１
６は例えばＴＥＯＳ処理でＳｉＯ2から例えば４５０ｎ
ｍの層厚で析出される。第１の絶縁層１６は第１の絶縁
トレンチ１３を満たす。それに対して第２の絶縁トレン
チ１４の範囲では第１の絶縁層１６は明らかに段差を有
している。
【００２２】第１の絶縁層１６の表面上にフォトリソグ
ラフィ処理工程により例えばフォトレジストからマスク
１７を形成する。マスク１７は第１の絶縁トレンチ１３
及び能動領域１５の上方に配設されるる開口１８を有す
る。その際互いに隣接する開口１８は重なり合ってい
る。また能動領域１５の上方に配設されている開口１８
は能動領域１５の側方に突出しており、従ってそのため
開口１８は部分的に第２の絶縁トレンチ１４の上方にも
配置されている。開口１８が能動領域１５の側方に突出
している分が少なくとも第１の絶縁層１６の厚さと同じ
大きさであると有利である（図２には両方の能動領域１
５及び第１の絶縁トレンチ１３の上方に配設されている
開口１８のみが示されている）。
【００２３】マスク１７をエッチングマスクとして使用
して異方性乾式エッチングプロセスで第１の絶縁層１６
をマスク１７及び基板１１に対して選択的にエッチング
する。その際第２の絶縁トレンチ１４の範囲に支持パタ
ーン１６１が、また第２の絶縁トレンチ１４の側面に第
１の絶縁層１６からスペーサ１６２がそれぞれ形成され
る（図３参照）。第１の絶縁トレンチ１３は第１の絶縁
層１６で満たされたままである。
【００２４】引続きマスク１７を例えば湿式化学法によ
り有機溶剤で除去する。
【００２５】引続き露出しているシリコン、例えば支持
パターン１６１及びスペーサ１６２の外側の第２の絶縁
トレンチの範囲の基板１１の露出表面にＳｉＯ2パター
ン１９を形成する熱酸化を行う。
【００２６】平坦な表面を有する第２の絶縁層１２０を
形成する（図４参照）。この第２の絶縁層１２０は熱処
理で流動状になる例えばＳｉＯ2から形成される。特に
ケイ酸ガラス、例えばホウ素リンケイ酸ガラス、リンケ
イ酸ガラス、ホウ素ケイ酸ガラス又はダウ・コーニング
（Ｄｏｗ Ｃｏｒｎｉｎｇ）社製の商品名ＦＯＸとして
市販されているような可溶性の酸化物が適している。第
２の絶縁層１２０を例えば５００ｎｍの厚さで析出し、
引続き約９５０℃の熱処理を行う。その際第２の絶縁層
１２０は平らな表面が形成されるようにリフロー（融
解）する。
【００２７】引続きＳｉＯ2をシリコンに対して選択的
にエッチングする異方性乾式エッチングプロセスが行わ
れる。この異方性乾式エッチングプロセスにより平坦化
層の切除が行われる。乾式エッチングは能動領域１５の
範囲の主面１２が露出されるまで進められる（図５参
照）。第２の絶縁層１２０の表面が平らなため、異方性
乾式エッチングプロセス後に平らな表面を有するパター
ンが形成される。第１の絶縁トレンチ１３及び第２の絶
縁トレンチ１４は絶縁材料で満たされている。
【００２８】また平坦化エッチング切除は化学機械的研
磨又は乾式エッチングプロセスと組み合わせた化学機械
的研磨で主面１２まで行うこともできる。
【００２９】引続き能動領域１５の範囲にデバイスを製
造するためのプロセスが進められる。
【００３０】半導体基板２１上にゲート誘電体２２、第
１の電極層２３及びカバー層２４を施す（図６参照）。
基板２１は単結晶シリコンを含んでいる。基板は例えば
ＳＯＩ基板の単結晶シリコンウェハ又は単結晶シリコン
層である。ゲート誘電体２２は例えば熱酸化によりＳｉ
Ｏ2から例えば６ｎｍの層厚で形成される。第１の電極
層２３は例えばドープポリシリコンから層厚２００ｎｍ
で形成される。カバー層２４は例えばＳｉ3Ｎ4又はＳｉ
Ｏ2から５０〜１５０ｎｍの層厚で形成される。
【００３１】カバー層２４をフォトリソグラフィ処理工
程及び乾式エッチングプロセスの使用下にパターン化す
る。引続き異方性乾式エッチングで、例えばＣｌ2／Ｈ
Ｂｒで基板２１にまで達する第１の絶縁トレンチ２５及
び第２の絶縁トレンチ２６をエッチングする（図７参
照）。その際カバー層２４は第１の電極層２３の表面を
保護する。第１の絶縁トレンチ２５は第２の絶縁トレン
チ２６よりも狭い幅を有する。第１の絶縁トレンチ２５
及び第２の絶縁トレンチ２６は後にデバイスが形成され
る能動領域２７を画成する。この第１のトレンチ２５は
例えば０．５μｍの幅を、第２のトレンチ２６は例えば
４０μｍの幅を有する。第１のトレンチ２５及び第２の
トレンチ２６は第１の電極層２３の上縁部を基準として
例えば４００ｎｍの深さを有する。エッチングされたシ
リコン面（のエッチングダメージ）の改良及びトレンチ
の上縁部にバーズ・ビークを形成するために熱酸化を行
ってもよい。
【００３２】引続き全面的に同形の縁被覆を有する第１
の絶縁層２８を析出する。第１の絶縁層２８を例えばＴ
ＥＯＳ処理により５００ｎｍの層厚に形成する（図８参
照）。第１の絶縁トレンチ２５は０．５μｍの幅を、ま
た第２の絶縁トレンチ２６は４０μｍの幅を有している
ため、第１の絶縁トレンチ２５は第１の絶縁層２８によ
り満たされる。それに対して第２の絶縁トレンチ２６の
範囲にはその深さが第１の絶縁層２８の厚さにほぼ相当
する段差が形成される。
【００３３】第１の絶縁層２８の表面にフォトリソグラ
フィ処理工程によりマスク２９を形成する。マスク２９
は第１の絶縁トレンチ２５及び能動領域２７の上方に配
置されている開口２１０を有する。。その際隣接してい
る開口２１０は重なっている。能動領域２７の上方に配
設される開口２１０は能動領域２７の側方に突出してい
る。
【００３４】能動領域２７に第１の絶縁トレンチ２５が
隣接している場合、能動領域２７の上方に配設されてい
る開口２１０は第１の絶縁トレンチ２５の上方に配設さ
れている開口２１０と重なっている。それに対して能動
領域２７が第２の絶縁トレンチ２６に隣接している場
合、開口２１０は第２の絶縁トレンチ２６の範囲に突入
している。開口２１０が能動領域２７に隣接している第
２の絶縁トレンチ２６の方の能動領域２７との重なり分
は種々の処理パラメータにより、例えば使用されたリソ
グラフィ、整合精度、絶縁トレンチ２５、２６の深さそ
の他により左右される。この重なり分が少なくとも第１
の絶縁層２８の層厚と同じ大きさに選択されると有利で
ある。
【００３５】引続き異方性乾式エッチングによりマスク
２９及び基板２１に対して選択的に第１の絶縁層２８を
パターン化する。その際第２の絶縁トレンチ２６内に支
持パターン２８１が、また第２の絶縁トレンチ２６の側
面にスペーサ２８２が形成される（図９参照）。第１の
絶縁トレンチ２５は第１の絶縁層２８で満たされたまま
である。このエッチングは第２の絶縁トレンチ２６の範
囲の基板２１の表面が露出されると直ちに中断される。
引続きマスク２９を例えば湿式化学法により除去する。
【００３６】引続き熱酸化を行い、その際第２の絶縁ト
レンチ２６の範囲の基板２１の露出表面にＳｉＯ2パタ
ーン２１１が例えば２０ｎｍの厚さに形成される（図１
０参照）。
【００３７】引続き全面的に平坦化ＳｉＯ2層２１２を
形成する。それには融解性のＳｉＯ2を析出し、約９５
０℃での熱処理でリフローする。この平坦化ＳｉＯ2層
２１２を例えばケイ酸ガラスから、例えばホウ素リンケ
イ酸ガラス、リンケイ酸ガラス又はホウ素ケイ酸ガラス
又は例えばダウ・コーニング（Ｄｏｗ Ｃｏｒｎｉｎ
ｇ）社製の商品名ＦＯＸとして市販されているような融
解性の酸化物から形成する。リフロー後も平坦化ＳｉＯ
2層２１２は若干その表面に凹凸を有していることもあ
る。
【００３８】平坦化ＳｉＯ2層２１２を、第２の絶縁ト
レンチ２６がＳｉＯ2パターン２１１の上方で完全に平
坦化ＳｉＯ2層２１２を満たすような厚さに析出する。
【００３９】引続き平坦化ＳｉＯ2層２１２の表面に残
っている凹凸を均等化する平坦化レジスト層２１３を全
面的に形成する。平坦化ＳｉＯ2層及び平坦化レジスト
層２１３は共に平坦な表面を有する第２の絶縁層を形成
する。平坦化レジスト層２１３を有利には２００ｎｍま
での範囲の大きな平坦化長を有するレジストから形成す
る。平坦化レジストとしては例えばアライド・シグナル
（Ａｌｌｉｅｄ Ｓｉｇｎａｌ）社製のレジストである
商品名「アックフロ（Ａｃｃｕｆｌｏ）」が適してい
る。
【００４０】平坦化レジスト層２１３、平坦化ＳｉＯ2
層２１２及び第１の絶縁層２８を同じエッチング率で腐
食する異方性乾式エッチングプロセス、例えばＣＨＦ3
／ＮＦ3／Ａｒで引続き平坦化層の切除を行う。この乾
式エッチングプロセスを第１の電極層２３の表面が露出
されるまで進める（図１１参照）。第１の電極層２３の
表面がゲート誘電体２２及び能動領域２７の上方で約２
００ｎｍで配設されているので、この場合許容誤差は１
５０〜１７０ｎｍの範囲で可能である。その際第１の絶
縁トレンチ２５内にも第２の絶縁トレンチ２６内にも平
坦な表面を有する絶縁充填物が形成される。第２の絶縁
トレンチ２６内には絶縁充填物はとりわけスペーサ２８
２、第１の絶縁層２８のパターン化により形成された支
持パターン２８１並びにＳｉＯ2層２１１及び平坦化Ｓ
ｉＯ2層２１２を含んでいる。第１の絶縁トレンチ２５
では絶縁充填物は主として第１の絶縁層２８の材料を含
んでいる。
【００４１】引続き全面的に第２の電極層２１４を施す
（図１２参照）。第２の電極層２１４は導電性材料か
ら、例えばタングステン、ドープされたポリシリコン、
別の金属である金属ケイ化物、ＴｉＮから成るか又は金
属及びシリコン、ＴｉＮ及びシリコン又は薄い誘電体
（ＳｉＯ2又はＳｉ3Ｎ4）及びドープされたシリコンか
ら成る層の組合せから形成される。
【００４２】共通のマスク及び異方性乾式エッチングプ
ロセスの使用下に引続き第２の電極層２１４及びパター
ン化された第１の電極層２３をパターン化する。その際
第２の電極層２１４から導線面２１５を形成する（図１
３の平面図）。導線面２１５の下方に第１の電極層２３
からゲート電極が形成される。その際導線面２１５は異
なる能動領域２７内に配設されているゲート電極を接続
する。
【００４３】その後公知方法で導線面２１５及びゲート
電極の側面に絶縁スペーサを形成する（図示せず）。注
入により能動領域２７内にゲート誘電体２２及びそのゲ
ート電極と共にＭＯＳトランジスタを形成するソース／
ドレイン領域２１６を形成する。
【００４４】集積回路を中間酸化物の析出、接触孔の開
口及び公知方法による金属化部の形成により完成する。
【００４５】集積回路装置内にドーピングの異なるゲー
ト電極を例えばＣＭＯＳ回路にデュアル・ゲート技術で
形成する必要がある場合、第１の電極層２３は第２の電
極２１４を析出する前及び有利にはパターン化してから
１つ又は複数の補助的マスクの使用下に部分的にドープ
される。
【図面の簡単な説明】
【図１】本発明による集積回路装置の幅の異なる第１の
絶縁トレンチ及び第２の絶縁トレンチをエッチングした
後の半導体基板の断面図。
【図２】同形の縁被覆及びマスクを有する第１の絶縁層
を形成した後の半導体基板の断面図。
【図３】支持パターン及びスペーサを形成するため第１
の絶縁層をパターン化し、マスクを除去した後の半導体
基板の断面図。
【図４】平坦な表面を有する第２の絶縁層を形成した後
の半導体基板の断面図。
【図５】能動領域の範囲の主面を露出する平坦化する層
切除後の半導体基板の断面図。
【図６】ゲート誘電体及び第１の電極層を含んでいる積
層を有する半導体基板の断面図。
【図７】第１の絶縁トレンチ及び第２の絶縁トレンチを
形成した後の半導体基板の断面図。
【図８】同形の縁被覆を有する第１の絶縁層を形成し、
マスクを形成した後の半導体基板の断面図。
【図９】第１の絶縁層を支持パターン及びスペーサを形
成するためにパターン化した後の半導体基板の断面図。
【図１０】平坦化ＳｉＯ2層及び平坦化フォトレジスト
層を含んでいる平坦な表面を有する第２の絶縁層を形成
した後の半導体基板の断面図。
【図１１】第１の電極層の表面を露出した平坦化層切除
後の半導体基板の断面図。
【図１２】第２の電極層の形成した後の半導体基板の断
面図。
【図１３】パターン化された第１の電極層及び第２の電
極層のパターン化後及びソース／ドレイン領域を形成後
の半導体基板の平面図。
【符号の説明】
１１、２１ 半導体基板 １２ 主面 １３、２５ 第１の絶縁トレンチ １４、２６ 第２の絶縁トレンチ １５、２７ 能動領域 １６、２８ 第１の絶縁層 １７、２９ マスク １８、２１０ 開口 １９、２１１ ＳｉＯ2パターン ２２ ゲート誘電体 ２３ 第１の電極層 ２４ カバー層 １２０ 第２の絶縁層 １６１、２８１ 支持パターン １６２、２８２ スペーサ ２１２ 平坦化ＳｉＯ2層 ２１３ 平坦化レジスト層 ２１４ 第２の電極層 ２１５ 導線面 ２１６ ソース／ドレイン領域

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板（１１）の主面（１２）内に
    能動領域（１５）を画成する第１の絶縁トレンチ（１
    ３）及び第２の絶縁トレンチ（１４）をエッチングし、
    この第１の絶縁トレンチ（１３）が第２の絶縁トレンチ
    （１４）よりも狭い幅を有しており、第１の絶縁トレン
    チ（１３）をほぼ満たすほぼ同形の縁被覆を有する第１
    の絶縁層（１６）を形成し、第１の絶縁トレンチ（１
    ３）の上方及び能動領域（１５）の上方に開口（１８）
    を有するマスク（１７）を形成し、その際能動領域（１
    ５）の上方に配設されている開口（１８）が能動領域
    （１５）に側方で重なっており、第１の絶縁層（１６）
    を異方性エッチングによりパターン化し、その際第２の
    絶縁トレンチ（１４）の上方に支持パターン（１６１）
    を、また第２のトレンチの側面にスペーサ（１６２）を
    形成し、マスク（１７）を除去し、ほぼ平坦な表面を有
    する第２の絶縁層（１２０）を形成し、能動領域（１
    ５）の範囲の主面（１２）を平坦化する層切除により露
    出することを特徴とする集積回路装置の製造方法。
  2. 【請求項２】 能動領域（１５）の上方に配設されるマ
    スク（１７）の開口（１８）が少なくとも第１の絶縁層
    （１６）の厚さと同じ間隔だけ能動領域（１５）に側方
    で重なっていることを特徴とする請求項１記載の方法。
  3. 【請求項３】 平坦化する層切除を異方性乾式エッチン
    グにより行うことを特徴とする請求項１又は２記載の方
    法。
  4. 【請求項４】 半導体基板（２１）の主面上に第１の絶
    縁トレンチ（２５）及び第２の絶縁トレンチ（２６）を
    エッチングする前にゲート誘電体（２２）及び第１の電
    極層（２３）を形成し、ゲート誘電体（２２）及び第１
    の電極層（２３）を第１の絶縁トレンチ（２５）及び第
    ２の絶縁トレンチ（２６）をエッチングする際にパター
    ン化し、平坦化層の切除の際にパターン化された第１の
    電極層（２３）の表面を露出することを特徴とする請求
    項１乃至３の１つに記載の方法。
  5. 【請求項５】 第１の絶縁トレンチ（２５）及び第２の
    絶縁トレンチ（２６）をエッチングしてから熱酸化を行
    うことを特徴とする請求項４記載の方法。
  6. 【請求項６】 第２の絶縁層を形成するため少なくとも
    リフロー可能の酸化物から成る層（２１２）を析出し、
    リフローすることを特徴とする請求項４又は５記載の方
    法。
  7. 【請求項７】 平坦化層の切除後第２の電極層（２１
    ４）を形成し、第２の電極層（２１４）及び第１の電極
    層（２３）を共通のマスクの使用下にパターン化し、そ
    の際第１の電極層（２３）からゲート電極を、また第２
    の電極層（２１４）からゲート電極間にゲート回路を含
    む回路面（２１５）を形成し、それぞれゲート電極を有
    するＭＯＳトランジスタを形成するソース／ドレイン領
    域（２１６）を形成することを特徴とする請求項４乃至
    ６の１つに記載の方法。
  8. 【請求項８】 異なってドープされているゲート電極を
    有する少なくとも１つのｎチャネルＭＯＳトランジスタ
    とｐチャネルＭＯＳトランジスタを形成し、ゲート電極
    を異なってドーピングするためにパターン化された第１
    の電極層（２３）を第２の電極層（２１４）を形成する
    前に異なってドープすることを特徴とする請求項７記載
    の方法。
  9. 【請求項９】 第１の絶縁層をＳｉＯ2から形成し、第
    １の電極層（２３）をドープされているポリシリコンか
    ら形成し、第２の電極層（２１４）がドープされている
    シリコン、金属ケイ化物、金属及び／又は有機導体の材
    料の少なくとも１つを含んでおり、半導体基板が少なく
    とも主面の範囲に単結晶シリコンを含んでいることを特
    徴とする請求項１乃至８の１つに記載の方法。
JP9361740A 1996-12-18 1997-12-10 集積回路装置の製造方法 Withdrawn JPH10189709A (ja)

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6599812B1 (en) * 1998-10-23 2003-07-29 Stmicroelectronics S.R.L. Manufacturing method for a thick oxide layer
US6319836B1 (en) * 2000-09-26 2001-11-20 Lsi Logic Corporation Planarization system
US6593210B1 (en) 2000-10-24 2003-07-15 Advanced Micro Devices, Inc. Self-aligned/maskless reverse etch process using an inorganic film
ITTO20011038A1 (it) * 2001-10-30 2003-04-30 St Microelectronics Srl Procedimento per la fabbricazione di una fetta semiconduttrice integrante dispositivi elettronici e una struttura per il disaccoppiamento el
CN101351872B (zh) * 2006-03-08 2010-04-14 夏普株式会社 半导体装置及其制造方法
US8372756B2 (en) * 2008-08-29 2013-02-12 Air Products And Chemicals, Inc. Selective etching of silicon dioxide compositions

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56160050A (en) * 1980-05-14 1981-12-09 Fujitsu Ltd Semiconductor device and manufacture thereof
EP0073025B1 (en) * 1981-08-21 1989-08-09 Kabushiki Kaisha Toshiba Method of manufacturing dielectric isolation regions for a semiconductor device
JPS6430243A (en) * 1987-07-24 1989-02-01 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device
GB2211348A (en) * 1987-10-16 1989-06-28 Philips Nv A method of forming an interconnection between conductive levels
JP2742432B2 (ja) * 1988-11-25 1998-04-22 株式会社日立製作所 半導体装置の製造方法
US5175122A (en) * 1991-06-28 1992-12-29 Digital Equipment Corporation Planarization process for trench isolation in integrated circuit manufacture
JP2820187B2 (ja) * 1992-04-16 1998-11-05 三星電子 株式会社 半導体装置の製造方法
EP0637062B1 (de) * 1993-07-27 1997-06-04 Siemens Aktiengesellschaft Verfahren zur Herstellung eines Halbleiterschichtaufbaus mit planarisierter Oberfläche und dessen Verwendung bei der Herstellung eines Bipolartransistors sowie eines DRAM
US5346584A (en) * 1993-07-28 1994-09-13 Digital Equipment Corporation Planarization process for IC trench isolation using oxidized polysilicon filler
JP2000508474A (ja) * 1996-04-10 2000-07-04 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 改善された平坦化方法を伴う半導体トレンチアイソレーション

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