KR20040057609A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20040057609A
KR20040057609A KR1020020084375A KR20020084375A KR20040057609A KR 20040057609 A KR20040057609 A KR 20040057609A KR 1020020084375 A KR1020020084375 A KR 1020020084375A KR 20020084375 A KR20020084375 A KR 20020084375A KR 20040057609 A KR20040057609 A KR 20040057609A
Authority
KR
South Korea
Prior art keywords
film
gate
layer
polysilicon
oxide film
Prior art date
Application number
KR1020020084375A
Other languages
English (en)
Inventor
전원철
박상일
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020084375A priority Critical patent/KR20040057609A/ko
Publication of KR20040057609A publication Critical patent/KR20040057609A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 게이트산화막 및 폴리실리콘막을 차례로 형성하는 단계와, 상기 폴리실리콘막과 게이트산화막을 패터닝하여 기판 필드 영역을 노출시킨 후 기판 필드 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 HDP-산화막을 매립시키는 단계와, 상기 폴리실리콘막과 게이트산화막 및 HDP-산화막을 식각하여 게이트와 소자분리막을 형성하는 단계와, 상기 게이트 양측의 기판 표면 내에 LDD 영역을 형성하고 상기 게이트의 양측벽에 제1스페이서를 형성하며 상기 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계와, 상기 결과물 상에 산화막과 BPSG막을 차례로 형성하는 단계와, 상기 폴리실리콘막이 노출되도록 BPSG막과 산화막 및 폴리실리콘막의 일부 두께를 CMP하는 단계와, 상기 결과물 상에 텅스텐실리사이드막과 질화막을 차례로 증착하는 단계와, 상기 질화막과 텅스텐실리사이드막을 식각하여 최종의 게이트를 형성하는 단계와, 상기 식각된 텅스텐실리사이드막과 질화막의 측벽에 제2스페이서를 형성하는 단계를 포함한다. 본 발명에 따르면, 폴리실리콘막의 증착 후에 소자분리막을 형성하기 때문에 상기 소자분리막 형성시의 모트 발생을 방지할 수 있음은 물론 모트에 기인하는 소자 특성 저하 및 결함 발생 또한 방지할 수 있다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, STI (Shallow Trench Isolation) 공정에서 발생되는 모트(moat)에 의한 소자 특성 저하 및 불량 발생을 방지하기 위한 방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 소자와 소자 사이의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation) 공정이 이용되고 있다.
그런데, 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 액티브 영역의 면적을 줄이는 단점을 가지며, 그래서, 그 이용에 한계를 갖게 되었다.
이에 따라, 현재 대부분의 반도체 소자는 상기 소자분리막을 액티브 영역의 면적을 줄임이 없이 작은 폭으로의 형성이 가능한 STI 공정을 이용해서 형성하고 있다.
이하에서는 소자분리막을 형성하기 위해 STI 공정을 적용한 종래 기술에 따른 반도체 소자의 제조방법을 간략하게 설명하도록 한다.
먼저, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성한 후, 상기 패드질화막과 패드산화막을 패터닝하여 기판 필드 영역을 노출시키고, 그런다음, 노출된 기판 필드 영역을 식각하여 트렌치를 형성한다.
다음으로, 트렌치를 매립하도록 산화막을 증착한 후, 패드질화막이 노출될 때까지 상기 산화막의 표면을 CMP(Chemical Mechanical Polishing)하고, 그런다음, 패드질화막 및 패드산화막을 제거하여 트렌치형의 소자분리막을 형성한다.
그 다음, 웰 이온주입 공정을 수행하여 소자분리막이 형성된 기판 내에 웰을 형성한 후, 게이트 산화 공정 및 게이트 도전막 증착 공정을 차례로 수행하고, 이어서, 게이트 도전막과 게이트산화막을 패터닝하여 게이트를 형성한다.
이후, 소오스/드레인 이온주입 공정을 포함한 일련의 후속 공정을 진행하여 반도체 소자를 제조한다.
그러나, 전술한 바와 같은 STI 공정을 적용한 종래 기술에 따른 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
일반적으로 STI 공정을 적용하여 소자분리막을 형성할 경우, 소자분리막과 기판 액티브 영역간에는 단차가 발생하게 되며, 특히, 소자분리막의 상단 가장자리에는 모트(Moat)가 발생하게 된다.
그런데, 상기 모트가 발생하게 되면, 그 자체로 전계 집중을 유발하여 문턱전압(Vt) 강하 현상을 초래할 뿐만 아니라, 심한 경우 험프(hump) 현상까지 유발하게 되고, 특히, 후속 게이트 공정에서 폴리 잔류물(Poly residue)가 남게 됨으로써 게이트와 비트라인간의 쇼트가 유발되는 등 소자 불량(fail)이 유발된다.
도 1은 모트에 기인하는 폴리 잔류물의 발생 위치를 설명하기 위한 단면도로서, 도시된 바와 같이, 폴리 잔류물(10)은 모트(M) 내부의 소자분리막 측벽(A), 또는, 모트(M)에 근접한 기판 액티브 영역의 가장자리(B)에 남게 된다.
도 1에서, 도면부호 1은 실리콘 기판, 2은 소자분리막. 3은 폴리실리콘막, 4는 텅스텐실리사이드막, 10은 폴리 잔류물, 11은 텅스텐실리사이드 잔류물, 그리고, M은 모트를 각각 나타낸다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, STI 공정에서의 모트 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 모트 발생을 방지함으로써 소자 특성 저하 및 불량 발생을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
도 1은 종래의 문제점을 설명하기 위한 단면도.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판 22 : 웰 마스크
23 : 게이트산화막 24 : 폴리실리콘막
25 : 소자분리 마스크 26 : 트렌치
27 : HDP-산화막 27a : 소자분리막
28,37 : 게이트 마스크 29,40 : 게이트
30 : LDD 영역 31 : 제1스페이서
32 : 소오스/드레인 영역 33 : 산화막
34 : BPSG막 35 : 텅스텐실리사이드막
36 : 질화막 38 : 제2스페이서
상기와 같은 목적을 달성하기 위해, 본 발명은, 웰 이온주입 및 문턱전압 조절 이온주입이 수행된 실리콘 기판 상에 게이트산화막 및 폴리실리콘막을 차례로 형성하는 단계; 상기 폴리실리콘막과 게이트산화막을 패터닝하여 기판 필드 영역을 노출시킨 후, 상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에 HDP-산화막을 매립시키는 단계; 상기 폴리실리콘막과 게이트산화막 및 HDP-산화막을 식각하여 게이트를 형성함과 동시에 트렌치형의 소자분리막을 형성하는 단계; 상기 게이트 양측의 기판 표면 내에 LDD 영역을 형성하는 단계; 상기 게이트의 양측벽에 제1스페이서를 형성하는 단계; 상기 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계; 상기 결과물 상에 확산방지용 산화막과 BPSG막을 차례로 형성하는 단계; 상기 폴리실리콘막이 노출되도록 상기 BPSG막과 산화막 및 상기 폴리실리콘막의 일부 두께를 CMP하는 단계; 상기 결과물 상에 텅스텐실리사이드막과 질화막을 차례로 증착하는 단계; 상기 질화막과 텅스텐실리사이드막을 식각하여 게이트산화막, 폴리실리콘막, 텅스텐실리사이드막 및 질화막의 적층막으로된 최종의 게이트를 형성하는 단계; 및 상기 식각된 텅스텐실리사이드막과 질화막의 측벽에 제2스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 폴리실리콘막과 게이트산화막을 식각하는 단계 및 상기 질화막과 텅스텐실리사이드막을 식각하는 단계는 동일 게이트 마스크를 사용하여 수행한다.
본 발명에 따르면, 폴리실리콘막의 증착 후에 소자분리막을 형성하기 때문에 상기 소자분리막 형성시의 모트 발생을 방지할 수 있음은 물론 모트에 기인하는 소자 특성 저하 및 결함 발생 또한 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 실리콘 기판(21) 상에 공지의 감광막 도포, 노광 및 현상 공정을 행하여 웰 마스크(22)를 형성한 후, 기판(21) 내에 웰 이온주입을 행하여 웰(도시안됨)을 형성한다. 그런다음, 기판 표면 내에 재차 트랜지스터의 문턱전압을 조절하기 위한 문턱전압 조절 이온주입을 행한다.
도 2b를 참조하면, 웰 마스크를 제거한 후, 기판 클리닝을 수행한다. 그런다음, 게이트 산화 공정을 통해 기판(21) 표면 상에 게이트산화막(23)을 형성한 다음, 상기 게이트산화막(33) 상에 게이트 도전막, 예컨데, 폴리실리콘막(24)을 증착한다.
이어서, 공지의 감광막 도포, 노광 및 현상 공정을 행하여 상기 폴리실리콘막(24) 상에 기판 필드 영역을 노출시키는 소자분리 마스크(25)를 형성한 후, 상기 소자분리 마스크를 이용해서 폴리실리콘막(24) 및 게이트산화막(23)을 식각하고, 연이어, 상기 폴리실리콘막(24) 및 게이트산화막(23)이 식각되어 노출된 기판 필드 영역을 식각하여 트렌치(26)를 형성한다.
도 2c를 참조하면, 소자분리 마스크를 제거한 상태에서, 트렌치를 매립하도록 기판 결과물 상에 HDP 방식에 따라 두껍게 산화막(27 : 이하, "HDP-산화막"이라 칭함)을 증착한다.
도 2d를 참조하면, 폴리실리콘막(24)이 노출될 때까지 상기 HDP-산화막(27)의 표면을 CMP한다.
도 2e를 참조하면, 상기 단계까지의 기판 결과물 상에 공지의 감광막 도포, 노광 및 현상 공정을 행하여 게이트 마스크(28)를 형성한다. 그런다음, 상기 게이트 마스크(28)을 식각 장벽으로해서 폴리실리콘막(24)과 게이트산화막(23)을 식각하여 기판 액티브 영역 상에 게이트(29)를 형성한다.
여기서, 상기 게이트 식각시에는 산화막과 폴리실리콘막의 식각 선택비를 동일하게 하여 기판 표면 상으로 돌출된 HDP-산화막 부분이 함께 식각되도록 하고, 이를 통해, 상기 게이트(29)를 형성함과 동시에 트렌치형의 소자분리막(27a)을 형성한다.
도 2f를 참조하면, 게이트 마스크를 제거한 상태에서, LDD 이온주입을 행하여 LDD 영역(30)을 형성한 후, 공지의 공정에 따라 게이트(29)의 양측벽에 제1스페이서(31)를 형성한다.
그런다음, 콘택 저항을 낮추기 위해 N/P-형에 맞게 마스크를 사용하여 소오스/드레인 이온주입을 행하고, 이를 통해, 제1스페이서(31)를 포함한 게이트(29) 양측의 기판 표면 내에 LDD 영역(30)에 감싸진 형태로 소오스/드레인 영역(32)을 형성한다.
도 2g를 참조하면, 상기 단계까지의 기판 결과물 상에 확산방지막으로서 산화막(33)을 증착한 후, 상기 산화막(33) 상에 층간절연막으로서 BPSG막(34)을 증착하고, 그런다음, 상기 BPSG막(34)에 대한 평탄화 및 플로우 공정을 수행한다.
여기서, 상기 산화막(33)은 후속 열공정시 BPSG막(34)에 함유된 보론(B) 또는 인(P)이 외방 확산(out-diffusion)되는 것을 방지하기 위한 확산방지막이다.
도 2h를 참조하면, 게이트(29)가 노출되도록 상기 BPSG막(34)과 산화막(33) 및 상기 게이트(29)의 일부 두께를 CMP한다. 그런다음, 게이트 저항을 낮추기 위해 CMP가 이루어진 기판 결과물 상에 텅스텐실리사이드막(35)과 하드마스크막으로서의 질화막(36)을 차례로 형성한 후, 상기 질화막(36) 상에 재차 게이트 마스크(37)를 형성한다.
도 2i를 참조하면, 게이트 마스크를 이용해서 질화막(36)을 식각한 후, 연이어, 텅스텐실리사이드막(35)을 식각하고, 이를 통해, 최종적인 게이트(40)를 형성한다. 그런다음, 상기 식각된 텅스텐실리사이드막(35) 및 질화막(36)의 측벽에 제2스페이서(38)를 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 진행하여 본 발명의 반도체 소자를 완성한다.
전술한 바와 같은 본 발명의 방법에 따르면, 소자분리막은 게이트 산화 및 폴리실리콘막의 증착 이후에 형성되기 때문에 STI 공정을 이용한 종래의 소자분리막 형성에서 발생되었던 모트는 발생되지 않으며, 이에 따라, 모트 내의 폴리 잔류물 또한 발생되지 않는다.
따라서, 본 발명은 STI 공정을 적용하되, 모트가 발생되지 않도록 함으로써, 상기 모트에 기인하는 소자 특성 저하 및 결함 발생을 효과적으로 방지할 수 있다.
이상에서와 같이, 본 발명은 STI 공정과 게이트 공정을 일부 변경하여 이들 공정을 동시에 진행함으로써, 소자분리막 상단 가장자리에서의 모트 발생을 근본적으로 제거할 수 있는 것으로 인해 소자 특성 저하를 효과적으로 방지할 수 있으며, 아울러, 모트 내에 폴리 잔류물이 남는 것으로 인한 소자 불량 또한 방지할 수 있다. 따라서, 본 발명은 STI 공정을 적용하면서도 소자 특성 및 신뢰성을 확보할 수 있다.
또한, 본 발명은 게이트의 형성을 단차가 없는 상태로 진행하기 때문에, 그 균일성 또한 높일 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

  1. 웰 이온주입 및 문턱전압 조절 이온주입이 수행된 실리콘 기판 상에 게이트산화막 및 폴리실리콘막을 차례로 형성하는 단계;
    상기 폴리실리콘막과 게이트산화막을 패터닝하여 기판 필드 영역을 노출시킨 후, 상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 HDP-산화막을 매립시키는 단계;
    상기 폴리실리콘막과 게이트산화막 및 HDP-산화막을 식각하여 게이트를 형성함과 동시에 트렌치형의 소자분리막을 형성하는 단계;
    상기 게이트 양측의 기판 표면 내에 LDD 영역을 형성하는 단계;
    상기 게이트의 양측벽에 제1스페이서를 형성하는 단계;
    상기 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;
    상기 결과물 상에 확산방지용 산화막과 BPSG막을 차례로 형성하는 단계;
    상기 폴리실리콘막이 노출되도록 상기 BPSG막과 산화막 및 상기 폴리실리콘막의 일부 두께를 CMP하는 단계;
    상기 결과물 상에 텅스텐실리사이드막과 질화막을 차례로 증착하는 단계;
    상기 질화막과 텅스텐실리사이드막을 식각하여 게이트산화막, 폴리실리콘막, 텅스텐실리사이드막 및 질화막의 적층막으로된 최종의 게이트를 형성하는 단계; 및
    상기 식각된 텅스텐실리사이드막과 질화막의 측벽에 제2스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 폴리실리콘막과 게이트산화막을 식각하는 단계 및 상기 질화막과 텅스텐실리사이드막을 식각하는 단계는, 동일 게이트 마스크를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020020084375A 2002-12-26 2002-12-26 반도체 소자의 제조방법 KR20040057609A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020084375A KR20040057609A (ko) 2002-12-26 2002-12-26 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020084375A KR20040057609A (ko) 2002-12-26 2002-12-26 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20040057609A true KR20040057609A (ko) 2004-07-02

Family

ID=37350172

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020084375A KR20040057609A (ko) 2002-12-26 2002-12-26 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20040057609A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100769094B1 (ko) * 2004-12-22 2007-10-23 후지쯔 가부시끼가이샤 통신 시스템
KR20170085177A (ko) * 2016-01-13 2017-07-24 삼성전자주식회사 반도체 장치 및 그 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100769094B1 (ko) * 2004-12-22 2007-10-23 후지쯔 가부시끼가이샤 통신 시스템
KR20170085177A (ko) * 2016-01-13 2017-07-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11869811B2 (en) 2016-01-13 2024-01-09 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

Similar Documents

Publication Publication Date Title
KR100278996B1 (ko) 반도체장치의 콘택 형성방법
KR100845103B1 (ko) 반도체소자의 제조방법
KR100400308B1 (ko) 반도체소자의 보더리스 콘택 형성방법
KR20040057609A (ko) 반도체 소자의 제조방법
KR100373709B1 (ko) 반도체 소자 및 그 제조 방법
KR100394524B1 (ko) 반도체소자의 제조방법
KR100486120B1 (ko) Ｍｏｓ 트랜지스터의 형성 방법
KR101006509B1 (ko) 반도체 소자의 제조방법
JP4033728B2 (ja) コンタクトホール形成方法
KR100325607B1 (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR100636667B1 (ko) 반도체 소자의 제조 방법
KR101006510B1 (ko) 반도체소자의 소자분리막 형성방법
KR101271309B1 (ko) 반도체 소자의 제조방법
KR20010056442A (ko) 반도체장치의 소자격리방법
KR100261867B1 (ko) 모스 트랜지스터의 게이트 전극 및 그 형성 방법
KR100587593B1 (ko) 화학적기계적연마를 이용한 선택적 실리사이드 형성 방법
KR101212266B1 (ko) 반도체 소자 및 그 제조방법
US7812415B2 (en) Apparatus having gate structure and source/drain over semiconductor substrate
KR100575616B1 (ko) 반도체소자의 무경계 콘택홀 형성방법
KR100613387B1 (ko) 저전력 반도체 소자에서의 콘택 형성 방법
KR100557551B1 (ko) 반도체소자의 트랜지스터 형성방법
KR100475135B1 (ko) 반도체 소자의 콘택 형성방법
KR20010077235A (ko) 플러그 형성방법
KR20020056395A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination