KR100321693B1 - 티타늄실리사이드를이용한반도체소자의게이트전극및비트라인형성방법 - Google Patents

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Abstract

본 발명은 TiSi2를 이용한 반도체 소자의 게이트 전극 및 비트라인 형성 방법에 관한 것으로, 반도체 기판 상에 형성된 게이트 산화막 상에 폴리실리콘막으로 게이트전극 패턴을 형성한 후, 산화공정을 실시하여 게이트 산화막의 손상을 보상하고, 전체 구조 상에 층간절연막을 형성하고 층간절연막을 선택적으로 제거하여 폴리실리콘막을 노출시키는 제1 콘택홀을 형성한 다음, 콘택홀내에 TiSi2를 매립함으로써 TiSi2와 폴리실리콘막으로 이루어지는 게이트 전극을 형성한다. 또한, 상기 제1 콘택홀 형성 과정에서 반도체 기판을 노출시키는 제2 콘택홀을 동시에 형성하고, 제2 콘택홀 내에도 TiSi2를 매립하여 TiSi2플러그를 형성한 다음, TiSi2플러그와 연결되는 TiSi2를 형성하여 비트라인을 형성한다.

Description

티타늄실리사이드를 이용한 반도체 소자의 게이트 전극 및 비트라인 형성 방법{METHOD FOR FORMING GATE ELECTRODE AND BIT LINE OF SEMICONDU CTOR DEVICE BY TITANIUM SILICIDE}
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 반도체 소자의 게이트 전극 및 비트라인 형성 방법에 관한 것이다.
반도체 소자의 게이트 전극 또는 비트라인을 형성하기 위하여 도핑된 폴리실리콘막을 사용하거나, 보다 낮은 비저항을 얻기 위하여 텅스텐 실리사이드(WSix)와 폴리실리콘막의 이층 구조로 이루어진 텅스텐 폴리사이드(polycide)를 사용하고 있다. 그러나, 텅스텐 실리사이드 박막의 비저항은 약 100μΩ-㎝이기 때문에, 1G DRAM(1 giga dynamic random access memory) 소자에서 요구하는 좁은 선폭을 가지면서도 고속으로 동작하는 소자를 형성하기가 어렵다.
따라서, 게이트 전극 또는 비트라인의 저항을 더욱 감소시키기 위하여 C54상에서 비저항이 약 13 μΩ-㎝ 내지 180μΩ-㎝인 TiSi2또는 텅스텐(W)을 이용하여 게이트전극 또는 비트라인을 형성하려는 연구가 진행되고 있다.
그러나, 텅스텐을 사용하여 게이트 전극을 형성할 경우에는 게이트 산화막 상에 형성된 텅스텐막 또는 텅스텐 폴리사이드를 선택적으로 식각하여 게이트 전극 패턴을 형성하는 과정에서 게이트 산화막의 열화가 발생한다. 이와 같은 게이트 산화막의 열화를 보상하기 위하여 산화공정을 다시 실시하는데, 이때의 산화공정에서 텅스텐막이 산화되어 절연체가 형성되고, 게이트 전극 패턴이 손상되는 문제점이 있다. 또한, 텅스텐막과 게이트 산화층의 계면의 안정성이 열악하기 때문에 텅스텐막으로 게이트 전극을 형성하기 위해서 게이트 산화막과 텅스텐막 사이에 접착막(glue layer)을 형성하는데, 이로 인하여 게이트 전극의 저항이 상승하는 문제점이 있으며, 화학기상증착법(chemical vapor deposition)으로 텅스텐막을 증착하기 위하여 소스로 사용되는 WF6에 포함된 불소에 의하여도 게이트 산화막이 손상되는 단점이 있다.
따라서, TiSi2를 이용한 게이트 전극 형성 기술이 절실히 요구되고 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 TiSi2를 이용한 반도체 소자의 게이트 전극 및 비트라인 형성 방법을 제공하는데 그 목적이 있다.
도 1 내지 도 5는 본 발명의 일실시예에 따른 반도체 소자 제조 공정 단면도
*도면의 주요 부분에 대한 도면 부호의 설명
10 : 실리콘기판 11 : 소자분리막
12 : 게이트산화막 13 : 폴리실리콘막
14 : 산화막 스페이서 15,16,19,22 : 층간절연막
17A,17B,20 : 콘택홀 18,21 : TiSi2
상기 목적을 달성하기 위한 본 발명은 반도체 기판 상의 게이트 산화막 상에 게이트 전극을 이룰 폴리실리콘막 패턴을 형성하는 제1 단계, 상기 제1 단계가 완료된 전체 구조 상에 제1 층간절연막을 형성하는 제2 단계, 상기 제1 층간절연막을 선택적으로 식각하여 상기 폴리실리콘막 패턴을 노출시키는 제1 콘택홀을 형성함과 동시에 상기 반도체기판의 소정 부분을 노출시키는 제2 콘택홀을 형성하는 제3 단계, 상기 제1,2 콘택홀 내에 제1 TiSi2를 채워 상기 제1 TiSi2및 상기 폴리실리콘막 패턴으로 이루어지는 게이트 전극을 형성함과 동시에 TiSi2플러그를 형성하는 제4 단계, 상기 제 4 단계가 완료된 전체 구조 상에 제2 층간절연막을 형성하고, 상기 제2 층간절연막을 선택적으로 식각하여 상기 TiSi2플러그를 노출시키는 제 5 단계, 상기 TiSi2플러그상에 제2 TiSi2를 형성하여 비트라인을 형성하는 제 6 단계, 및 상기 비트라인을 포함한 전면에 제3층간절연막을 형성하는 제7 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 반도체 기판 상에 형성된 게이트 산화막 상에 폴리실리콘막으로 게이트전극 패턴을 형성한 후, 산화공정을 실시하여 게이트 산화막의 손상을 보상하고, 전체 구조 상에 층간절연막을 형성하고 층간절연막을 선택적으로 제거하여 폴리실리콘막을 노출시키는 제1 콘택홀을 형성한 다음, 콘택홀내에 TiSi2를 매립함으로써 TiSi2와 폴리실리콘막으로 이루어지는 게이트 전극을 형성한다. 또한, 상기 제1 콘택홀 형성 과정에서 반도체 기판을 노출시키는 제2 콘택홀을 동시에 형성하고, 제2 콘택홀 내에도 TiSi2를 매립하여 TiSi2플러그를 형성한 다음, TiSi2플러그와 연결되는 TiSi2를 형성하여 비트라인을 형성한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면 도 1 내지 도 5를 참조하여 설명한다.
먼저, 도 1에 도시된 바와 같이, 실리콘 기판(10) 내에 STI(Shallow Trench Isolation)방법으로 소자분리막(11)을 형성하고, 실리콘 기판(10) 상에 게이트 산화막(12)을 형성한다. 이어서, 실리콘기판(10) 상에 도핑된 폴리실리콘막(13)을 100Å 내지 5000Å 두께로 증착하고, 게이트 전극 형성용 마스크를 이용한 사진 식각 공정으로 폴리실리콘막(13)을 패터닝한다. 이어서, 식각시 발생한 게이트 산화막(12)의 열화를 보상하기 위해 산화 공정을 실시하고, 폴리실리콘막(13) 측벽에산화막 스페이서(14)를 형성한다. 상기 과정에서 통상적인 방법으로 이온주입 공정을 실시하여 폴리실리콘막(13) 양단에 소오스 및 드레인 영역(도시하지 않음)을 형성한다.
다음으로, 도2에 도시된 바와 같이 전체 구조 상에 1000 Å 내지 5000 Å 두께의 제1 층간절연막(15) 및 1000 Å 내지 5000 Å 두께의 제2 층간절연막(16)을 형성하고, 화학적 기계적 연마 공정(chemical mechanical polishing)으로 제2 층간절연막(16)을 평탄화시킨 후, 제2 층간절연막(16) 및 제1 층간절연막(15)을 선택적으로 제거하여 폴리실리콘막(13)을 노출시키는 제1 콘택홀(17A) 및 실리콘 기판(10)을 노출시키는 제2 콘택홀(17B)을 형성한다.
상기 제1 층간절연막(15)은 실리콘 기판(10)상에 차례로 형성된 실리콘질화막 및 실리콘산화막으로 이루어지며, 이 때 실리콘질화막의 두께는 300 Å 내지 2000 Å이다. 또한, 상기 제2 층간절연막(16)도 실리콘질화막과 실리콘산화막으로 이루어지며, 실리콘질화막 상에 TEOS(tetra ethyl ortho silicate)와 오존(O3)을 이용하여 150 ℃ 내지 600 ℃ 온도에서 실리콘산화막을 형성하며, 상기 화학적 기계적 연마 후 남는 제2 층간절연막(16)의 두께는 500 Å 내지 3000 Å이다.
다음으로, 도3에 도시된 바와 같이 묽은 HF 또는 완충산화식각제(buffered oxide etchant, BOE)를 이용한 습식식각으로 자연산화막을 제거하고, 전체 구조 상에 300 Å 내지 5000 Å 두께의 제1 TiSi2(18)을 증착하여 제1 콘택홀(17A) 및 제2 콘택홀(17B) 내부가 제1 TiSi2(18)로 채워지도록 한다.
이어서, N2분위기에서 400 ℃ 내지 800 ℃ 온도로 급속열처리 공정을 실시하고, 제2 층간절연막(16)이 노출될 때까지 제1 TiSi2(18)를 화학적 기계적 연마한다. 이로써, 폴리실리콘막(13) 및 제1 TiSi2(18)로 이루어지는 게이트 전극을 형성함과 동시에 제2 콘택홀(17B) 내에 TiSi2플러그(plug)를 형성한다.
다음으로, 도4에 도시한 바와 같이 전체 구조 상에 제3 층간절연막(19)을 형성하고, 제3 층간절연막(19)을 선택적으로 식각하여 제2 콘택홀(17B) 내에 형성된 TiSi2플러그를 노출시키는 제3 콘택홀(20)을 형성한다. 상기 제3 층간절연막(19)은 100 Å 내지 2000 Å 두께의 실리콘질화막 또는 실리콘산화막으로 형성되며, 이때 실리콘산화막의 증착 온도는 150 ℃ 내지 700 ℃ 이다.
다음으로, 도5에 도시한 바와 같이 전체 구조 상에 제2 TiSi2(21)를 형성하여 TiSi2플러그와 연결시키고, 화학적 기계적으로 제2 TiSi2(21)를 연마하여 비트라인을 형성한 후, 전체 구조 상에 제3 층간절연막(22)을 형성한다.
상기 제1 TiSi2(18) 및 제2 TiSi2(21)는 TiCl4와 SiH4또는 Si2H6가스를 이용하여 450 ℃ 내지 700 ℃ 온도에서 화학기상증착법으로 증착한다. 상기 제1 TiSi2(18) 및 제2 TiSi2(21)는 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition)으로 형성할 수도 있으며, 이 경우의 증착 온도는 150 ℃ 내지 600 ℃이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명백할 것이다.
상기와 같이 이루어지는 본 발명은 소자의 신호 전달 속도를 증가시키기 위하여 게이트 전극을 TiSi2로 형성함에 있어서, 게이트 전극의 산화로 인한 문제를 해결할 수 있으며, TiSi2의 식각 과정을 생략할 수 있어 공정이 용이한 장점이 있다.

Claims (8)

  1. 반도체 소자 제조 방법에 있어서,
    반도체 기판 상의 게이트 산화막 상에 게이트 전극을 이룰 폴리실리콘막 패턴을 형성하는 제1 단계;
    상기 제1 단계가 완료된 전체 구조 상에 제1 층간절연막을 형성하는 제2 단계;
    상기 제1 층간절연막을 선택적으로 식각하여 상기 폴리실리콘막 패턴을 노출시키는 제1 콘택홀을 형성함과 동시에 상기 반도체기판의 소정 부분을 노출시키는 제2 콘택홀을 형성하는 제3 단계;
    상기 제1,2 콘택홀 내에 제1 TiSi2를 채워 상기 제1 TiSi2및 상기 폴리실리콘막 패턴으로 이루어지는 게이트 전극을 형성함과 동시에 TiSi2플러그를 형성하는 제4 단계;
    상기 제 4 단계가 완료된 전체 구조 상에 제2 층간절연막을 형성하고, 상기 제2 층간절연막을 선택적으로 식각하여 상기 TiSi2플러그를 노출시키는 제 5 단계;
    상기 TiSi2플러그상에 제2 TiSi2를 형성하여 비트라인을 형성하는 제 6 단계; 및
    상기 비트라인을 포함한 전면에 제3층간절연막을 형성하는 제7 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 단계 후,
    상기 제1 단계에서 발생한 게이트 산화막의 손상을 보상하기 위한 산화 공정을 실시하는 제7 단계를 더 포함하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1 TiSi2및 상기 제2 TiSi2를 화학기상증착법 또는 플라즈마 화학기상증착법으로 형성하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 제4 단계 후,
    N2분위기에서 400 ℃ 내지 800 ℃ 온도로 급속열처리 공정을 실시하는 제8 단계를 더 포함하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 제1 TiSi2및 제2 TiSi2는 TiCl4및 SiH4또는 Si2H6가스를 이용하여 450 ℃ 내지 700 ℃ 온도에서 형성하는 반도체 소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 제1 TiSi2및 제2 TiSi2는 TiCl4 및 SiH4또는 Si2H6가스를 이용하여 150 ℃ 내지 600℃ 온도에서 플라즈마 화학기상증착법으로 형성하는 반도체 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 제4 단계는,
    상기 제3 단계가 완료된 전체 구조 상에 상기 제1 TiSi2를 형성하여 상기 제1 콘택홀 및 상기 제2 콘택홀 내부를 상기 제1 TiSi2로 채우는 단계; 및
    상기 제1 층간절연막이 노출될 때까지 상기 제1 TiSi2를 화학적기계적 연마하는 단계를 포함하는 반도체 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 제6 단계는,
    상기 제5 단계가 완료된 전체 구조 상에 상기 제2 TiSi2를 형성하는 단계; 및
    상기 제2 층간절연막이 노출될 때까지 상기 제2 TiSi2를 화학적 기계적 연마하는 단계를 포함하는 반도체 소자 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100477811B1 (ko) * 1998-12-30 2005-06-08 주식회사 하이닉스반도체 반도체 소자 제조방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120153483A1 (en) * 2010-12-20 2012-06-21 Akolkar Rohan N Barrierless single-phase interconnect

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930006888A (ko) * 1991-09-27 1993-04-22 김광호 금속 배선막 형성방법
JPH06275729A (ja) * 1993-03-22 1994-09-30 Ricoh Co Ltd 半導体装置の製造方法
KR970003542A (ko) * 1995-06-24 1997-01-28 김주용 반도체 소자의 제조방법
US5854103A (en) * 1997-08-16 1998-12-29 Winbond Electronics Corporation Manufacturing method of self-aligned silicide load for static random access memory
US5930671A (en) * 1997-10-20 1999-07-27 Industrial Technology Research Institute CVD titanium silicide for contract hole plugs

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930006888A (ko) * 1991-09-27 1993-04-22 김광호 금속 배선막 형성방법
JPH06275729A (ja) * 1993-03-22 1994-09-30 Ricoh Co Ltd 半導体装置の製造方法
KR970003542A (ko) * 1995-06-24 1997-01-28 김주용 반도체 소자의 제조방법
US5854103A (en) * 1997-08-16 1998-12-29 Winbond Electronics Corporation Manufacturing method of self-aligned silicide load for static random access memory
US5930671A (en) * 1997-10-20 1999-07-27 Industrial Technology Research Institute CVD titanium silicide for contract hole plugs

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100477811B1 (ko) * 1998-12-30 2005-06-08 주식회사 하이닉스반도체 반도체 소자 제조방법

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