KR100604801B1 - 감광막 패턴을 사용하는 자기정렬 콘택 형성방법 - Google Patents

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Abstract

게이트 패턴 사이에 자기정렬 콘택을 형성하는 과정에서 다량의 폴리머가 발생하거나, 게이트 패턴과 자기정렬 콘택과의 단락 결함을 방지할 수 있는 자기정렬 콘택 형성방법에 관해 개시한다. 이를 위해 본 발명은 게이트 패턴을 형성한 후, 자기정렬 콘택이 형성될 영역에만 감광막 패턴을 형성한다. 그 후, 감광막 패턴을 덮는 층간절연막을 형성하고, 상기 층간절연막에 대한 에치백 공정을 진행하여 감광막 패턴 상부를 노출시킨다. 상기 노출된 감광막 패턴 전체를 제거한 후, 감광막 패턴이 형성된 부분을 채우는 도전층을 반도체 기판을 충분히 덮도록 형성하여 평탄화공정을 진행함으로써 게이트 패턴 사이에 자지정렬 방식으로 콘택을 형성한다.

Description

감광막 패턴을 사용하는 자기정렬 콘택 형성방법{Method for forming a self aligned contact using a photoresist pattern}
도 1 내지 도 3은 일반적인 자기정렬 콘택 형성방법을 설명하기 위해 도시한 단면도들이다.
도 4내지 도 10은 본 발명에 의한 감광막 패턴을 사용하는 자기정렬 콘택 형성방법을 설명하기 위해 도시한 단면도들이다.
< 도면의 주요부분에 대한 부호의 설명 >
100: 반도체 기판, 102: 게이트 절연막,
104: 게이트 전극, 106: 실리사이드층,
108: 캡핑층, 110: 제1 게이트 패턴,
112: 고농도 소스/드레인 영역, 114: 게이트 스페이서,
116: 감광막 118: 층간절연막,
120: 제2 게이트 패턴, 122': 도전층 패턴/자기정렬 콘택.
본 발명은 반도체 소자의 제조공정에 관한 것으로, 더욱 상세하게는 자기정 렬 콘택 형성방법에 관한 것이다.
최근들어 게이트 패턴 사이의 활성영역과 게이트 패턴 상부에 형성되는 도전층을 연결하기 위해서 자기정렬 콘택(SAC: Self Aligned Contact) 형성방법이 많이 이용되고 있다. 그러나 상기 자기정렬 콘택 형성방법은 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 제조공정 전반에 걸쳐서 여러 가지 공정상의 한계를 많이 드러내고 있다. 특히, 사진기술의 관점에서 주로 패턴 크기의 극미세화에 기인한 해상도 부족 및 하부 패턴과의 정렬 마진 감소가 이러한 한계중의 대표적인 것들이다. 이러한 문제점들을 극복하기 위해 다양한 접근방법들이 시도되고 있으며, 특히 산화막 식각공정에서 자기정렬 콘택 공정은 콘택 크기의 감소에 따른 노광기술의 한계 및 정렬마진 부족을 극복하기 위하여 게이트 패턴의 도전막 주위를 질화막으로 감싸고 산화막과 질화막간의 고선택비 식각을 이용하는 방향으로 발전하고 있다. 상술한 자기정렬 콘택 형성방법은 패턴 크기의 극미세화에 따른 해상도나 노광기술의 한계를 극복할 수 있고, 정렬마진을 확보할 수 있는 뿐 아니라, 공정단순화도 달성할 수 있는 장점이 있다.
도 1 내지 도 3은 종래기술에 의한 자기정렬 콘택 형성방법을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(200)에 게이트 절연막(202), 게이트 전극(204), 실리사이드층(206) 및 캡핑층(208)으로 이루어진 제1 게이트 패턴(210)을 형성한다. 상기 제1 게이트 패턴(210) 양측벽에 게이트 스페이서(214)를 형성함으로서 게이트 절연막(202), 게이트 전극(204), 실리사이드층(206), 캡핑층(208) 및 게이트 스페이서(214)로 이루어진 제2 게이트 패턴(220)을 형성한다. 상기 제2 게이트 패턴(220)을 이온주입 마스크로 이온주입을 수행하여 상기 반도체 기판(200) 표면에 고농도 소스/드레인 영역(212)을 형성한다.
이어서 상기 고농도 소스/드레인 영역(212)이 형성된 반도체 기판 위에 식각저지층(216)을 블랭캣(blanket) 방식으로 형성하고, 상기 식각저지층(216) 위에 층간절연막, 예컨대 산화막 또는 산화막을 포함하는 복합막을 충분한 두께로 형성하고 평탄화를 진행한다.
도 2를 참조하면, 상기 결과물 위에 감광막 패턴(미도시)을 형성하고, 통상의 식각공정을 진행하여 자기정렬 콘택이 형성될 부분(222)의 층간절연막을 패터닝하여 제거한다. 이때, 식각저지층(216)은 상기 패터닝 공정에서 식각이 정지되는 막의 역할을 수행한다.
도 3을 참조하면, 상기 패터닝이 진행된 반도체 기판에서 감광막 패턴을 제거하고, 상기 층간절연막 패턴(218')을 식각마스크로 사용하여 상기 노출된 식각저지층(216)을 패턴닝하여 식각저지층 패턴(216')을 형성한다. 따라서 자기정렬 콘택이 형성될 부분이 완성된다.
그러나, 상술한 종래기술에 의한 자기정렬 콘택 형성방법은 다음과 같은 문제점이 발생한다.
첫째, 고집적화 된 반도체 소자의 경우, 게이트 패턴 사이의 좁은 영역에서 층간절연막(218)로 사용된 산화막과 식각저지층(216), 캡핑층(208) 및 게이트 스페이서(214)로 사용된 질화막과의 고선택비를 확보하기 위해서 다량의 폴리머를 발생 시키는 공정을 사용하므로 공정재현성(process repeatability) 및 파티클(particle) 발생 관점에서 반도체 소자의 제조공정에서 신뢰성을 떨어뜨릴 수 있다.
둘째, 층간절연막(218) 식각시에 질화막과의 고선택비를 유지하지 못하면 게이트 패턴의 게이트 스페이서나 캡핑층이 과도 식각되어 실리사이드층 및 게이트 전극이 노출되어 게이트 패턴과 자기정렬 콘택간의 단락결함이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 극복하기 위한 것으로 자기정렬 콘택을 형성하는 과정에서 식각공정을 사용하지 않음으로써 과다한 폴리머에 기인한 파티클의 발생과 자지정렬 콘택과 게이트 패턴의 도전층간의 단락결함을 억제할 수 있는 자기정렬 콘택 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 게이트 패턴을 형성한 후, 자기정렬 콘택이 형성될 영역에만 감광막 패턴을 형성한다. 그 후, 감광막 패턴을 덮는 층간절연막을 형성하고, 상기 층간절연막에 대한 에치백 공정을 진행하여 감광막 패턴 상부를 노출시킨다. 상기 노출된 감광막 패턴 전체를 제거한 후, 감광막 패턴이 형성된 부분을 채우는 도전층을 반도체 기판을 충분히 덮도록 형성하여 평탄화공정을 진행함으로써 게이트 패턴 사이에 자지정렬 방식으로 콘택을 형성한다.
본 발명의 바람직한 실시예에 의하면, 상기 층간절연막은 상온 또는 200℃ 이하의 저온에서 형성되는 막질인 것이 적합하고, 상기 도전층을 형성하기 전에 상기 감광막 패턴이 제거된 반도체 기판 위에 장벽층을 형성하는 공정을 더 진행하는 것이 적합하다.
바람직하게는 상기 층간절연막은 SOG(Silicon On Glass)를 재질로 하는 것이 적합하다.
본 발명에 따르면, 자기정렬 콘택이 형성될 위치를 만드는 공정에서 질화막과의 고선택비를 유지해야 하는 공정을 사용하지 않음으로써, 다량의 폴리머(polymer)에 의한 파티클의 발생을 억제할 수 있고, 공정재현성을 개선할 수 있으며, 게이트 패턴이 과도식각되어 자기정렬 콘택(SAC)과 단락(short defect)되는 문제점을 해결할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 4내지 도 10은 본 발명에 의한 감광막 패턴을 사용하는 자기정렬 콘택 형성방법을 설명하기 위해 도시한 단면도들이다.
도 4를 참조하면, 반도체 기판(100) 위에 산화막으로 이루어진 게이트 절연막(102), 폴리실리콘으로 이루어진 게이트 전극(104), 텅스텐 실리사이드로 이루어진 실리사이드층(106) 및 질화막으로 이루어진 캡핑층(capping layer, 108)을 순차적으로 형성하여 제1 게이트 패턴(110)을 형성한다. 본 실시예에서는 상기 캡핑층(108)을 질화막으로 사용하였으나, 이는 산화막 또는 질화막과 산화막의 복합막으로 사용할 수 있다.
이어서, 상기 제1 게이트 패턴(110)을 이온주입 마스크로 상기 반도체 기판(100)에 이온주입 공정을 진행하여 저농도 소스/드레인 영역인 엘.디.디(LDD: Lightly Doped Drain) 영역을 형성한다. 그 후, 상기 제1 게이트 패턴(110)의 양측벽에 게이트 스페이서(114)를 형성하여 제1 게이트 패턴(110)과 게이트 스페이서(114)로 이루어진 제2 게이트 패턴(120)을 형성한다.
상기 게이트 스페이서(114)는 질화막 또는 산화막을 사용하여 형성할 수 있다. 상기 제2 게이트 패턴(120)을 이온주입 마스크로 다시 이온주입 공정을 진행하고 열처리를 수행하여 상기 반도체 기판(100)의 활성영역에 고농도 소스/드레인 영역(112)을 형성한다.
도 5 및 도 6을 참조하면, 상기 고농도 소스/드레인 영역(112)이 형성된 반도체 기판 위에 감광막(116)을 코팅하고, 사진 및 현상공정을 진행하여 자기정렬 콘택이 형성될 영역에만 감광막 패턴(116')을 형성한다.
도 7 및 도 8을 참조하면, 상기 감광막 패턴(116')이 형성된 반도체 기판 위에 층간절연막(118), 예를 들면 산화막 또는 산화막을 포함하는 복합막을 상기 감광막 패턴(116')을 충분히 덮도록 적층한다. 상기 층간절연막(118)은 상온 또는 200℃ 이하의 온도에서 형성되는 막질로서 SOG(Silicon On Glass)와 같은 막질을 이용하여 형성할 수 있다. 상기 층간절연막(118)을 저온에서 형성하는 이유는 하부의 감광막 패턴(116')이 변형되거나 타는 것을 막기 위함이다.
그 후, 에치백(etchback) 공정이나 화학기계적 연마(CMP: Chemical Mechanical Polishing ) 공정을 진행하여 상기 감광막 패턴(116')이 노출된 상태로 반도체 기판의 전면을 평탄화시킨다.
도 9를 참조하면, 상기 결과물에 대하여 에싱(ashing) 및/또는 황산 스트립(strip) 공정을 진행하여 상기 감광막 패턴(116')만을 제거한다.
도 10을 참조하면, 상기 결과물의 전면에 장벽층(미도시), 예를 들면 티타늄(Ti)층이나 질화티타늄(TiN)층을 블랭캣 방식으로 형성한 후, 상기 감광막 패턴(116')이 제거된 영역을 채우는 도전층을 반도체 기판 위를 충분히 덮을 수 있는 두께로 적층한다. 상기 도전층은 텅스텐을 사용하여 형성하는 것이 적합하다. 그 후, 상기 도전층에 대한 화학기계적 연막 또는 에치백 공정을 상기 층간절연막 패턴(118')의 상부가 노출되도록 진행하여 본 발명에 의한 자기정렬 콘택(122') 형성을 완료한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 자기정렬 콘택을 만드는 공정에서 층간절연막과 게이트 패턴의 고선택비를 유지해야 하는 식각공정을 도입하지 않음으로써, 첫째, 다량의 폴리머(polymer)에 의한 파티클의 발생을 억제할 수 있다. 둘째, 공정재현성을 개선할 수 있다. 셋째, 게이트 패턴이 과도식각되어 자기정렬 콘택(SAC)과 단락(short defect)되는 문제점을 해결할 수 있다.

Claims (3)

  1. 반도체 기판에 게이트절연막, 게이트전극, 실리사이드층 및 캡핑층이 순차적으로 적층된 제1 게이트 패턴을 형성하는 공정;
    상기 제1 게이트 패턴의 양측벽에 게이트 스페이서를 형성하여 제1 게이트 패턴과 게이트 스페이서로 이루어진 제2 게이트 패턴을 형성하는 공정;
    상기 결과물 상에서 자기정렬 콘택(SAC)이 형성될 영역에만 감광막 패턴을 형성하는 공정;
    상기 감광막 패턴이 형성된 반도체 기판 위에 상기 감광막을 덮도록 층간절연막을 형성하는 공정;
    상기 층간절연막을 에치백(etchback)하여 상기 감광막 패턴 상부를 노출시키는 공정;
    상기 노출된 감광막 패턴을 제거하는 공정; 및
    상기 제거된 감광막 패턴을 채우면서 반도체 기판 위를 덮는 도전층을 형성하고 이를 평탄화시켜 자기정렬 콘택을 형성하는 공정을 구비하는 것을 특징으로 하는 감광막 패턴을 사용하는 자기정렬 콘택 형성방법.
  2. 제1항에 있어서,
    상기 층간절연막은 상온 또는 200℃ 이하의 저온에서 형성되는 막질인 것을 특징으로 하는 감광막 패턴을 사용하는 자기정렬 콘택 형성방법.
  3. 제1항에 있어서,
    상기 감광막 패턴이 제거된 반도체 기판 위에 장벽층을 형성하는 공정을 더 진행하는 것을 특징으로 하는 감광막 패턴을 사용하는 자기정렬 콘택 형성방법.
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