JP3324579B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
の製造方法に係り、詳しくは、ＨＳＧ（Hemispherical
Grain;半球状粒子）構造の容量素子を利用して情報を記
憶するＤＲＡＭ(Dynamic Random Access Memory)から成
る半導体記憶装置の製造方法に関する。
の製造方法に係り、詳しくは、ＨＳＧ（Hemispherical
Grain;半球状粒子）構造の容量素子を利用して情報を記
憶するＤＲＡＭ(Dynamic Random Access Memory)から成
る半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置（メモリ）は大別して、
ＤＲＡＭと、ＳＲＡＭ（Static Random Access Memor
y）とに分類されるが、これらのメモリはほとんどが、
集積度の点で優れているＭＯＳ(Metal Oxide Semicondu
ctor)型トランジスタによって構成されている。また、
ＤＲＡＭはＳＲＡＭに比較して上述したような高集積化
の利点をより大きく生かせるため、コストダウンが図れ
るので、情報機器などの各種の記憶装置に広く適用され
ている。また、ＤＲＡＭでは、容量素子を利用してその
容量素子の電荷の有無により情報を記憶するので、高集
積化に伴う半導体基板上での容量素子の占有面積の制約
に因る容量の減少を補うために、容量素子の構造に種々
の工夫がなされている。
ＤＲＡＭと、ＳＲＡＭ（Static Random Access Memor
y）とに分類されるが、これらのメモリはほとんどが、
集積度の点で優れているＭＯＳ(Metal Oxide Semicondu
ctor)型トランジスタによって構成されている。また、
ＤＲＡＭはＳＲＡＭに比較して上述したような高集積化
の利点をより大きく生かせるため、コストダウンが図れ
るので、情報機器などの各種の記憶装置に広く適用され
ている。また、ＤＲＡＭでは、容量素子を利用してその
容量素子の電荷の有無により情報を記憶するので、高集
積化に伴う半導体基板上での容量素子の占有面積の制約
に因る容量の減少を補うために、容量素子の構造に種々
の工夫がなされている。
【０００３】ここで、ＤＲＡＭは、容量素子に情報を入
出力させる制御を行う上述のＭＯＳ型トランジスタから
なるスイッチングトランジスタ（メモリセル選択用トラ
ンジスタ）を備え、このメモリセル選択用トランジスタ
と容量素子とで１ビットのメモリセルを構成している。
容量素子はメモリ選択用トランジスタを構成するＭＯＳ
型トランジスタのソース又はドレイン領域に接続される
ように形成されて、ゲート電極に加えられるワードライ
ン信号によりＭＯＳ型トランジスタがオン、オフ制御さ
れることにより、その容量素子に情報の書き込み又は読
み出しが行われる。
出力させる制御を行う上述のＭＯＳ型トランジスタから
なるスイッチングトランジスタ（メモリセル選択用トラ
ンジスタ）を備え、このメモリセル選択用トランジスタ
と容量素子とで１ビットのメモリセルを構成している。
容量素子はメモリ選択用トランジスタを構成するＭＯＳ
型トランジスタのソース又はドレイン領域に接続される
ように形成されて、ゲート電極に加えられるワードライ
ン信号によりＭＯＳ型トランジスタがオン、オフ制御さ
れることにより、その容量素子に情報の書き込み又は読
み出しが行われる。
【０００４】ＤＲＡＭの高集積化及び微細化に伴い、容
量素子の寸法も小さくなってきているので、何らかな方
法により容量の増大を図る必要がある。容量素子の容量
の増大を図るには、一つの方法として容量素子の容量絶
縁膜の表面積を増大させる方法がある。また、他の方法
として容量絶縁膜の膜厚を薄くする方法がある。従来に
おいては、まず前述したようなＨＳＧ技術が採用され
た。このＨＳＧ技術は、容量素子の下部電極の表面にＨ
ＳＧを形成して、結果的に容量絶縁膜の表面積の増大を
図るようにしたものである。
量素子の寸法も小さくなってきているので、何らかな方
法により容量の増大を図る必要がある。容量素子の容量
の増大を図るには、一つの方法として容量素子の容量絶
縁膜の表面積を増大させる方法がある。また、他の方法
として容量絶縁膜の膜厚を薄くする方法がある。従来に
おいては、まず前述したようなＨＳＧ技術が採用され
た。このＨＳＧ技術は、容量素子の下部電極の表面にＨ
ＳＧを形成して、結果的に容量絶縁膜の表面積の増大を
図るようにしたものである。
【０００５】図１４は、一例として上述のＨＳＧ技術を
適用して容量素子を形成したＤＲＡＭを示す断面図であ
る。同ＤＲＡＭは、同図に示すように、例えばＰ型シリ
コン基板５１の素子分離用絶縁膜５７により分離された
領域に、Ｎ型ソース領域５２及びドレイン領域５３、ゲ
ート絶縁膜５４、ゲート電極５５が形成されて、メモリ
セル選択用トランジスタとしてのＮ型ＭＯＳ型トランジ
スタ５６が形成されている。ここで、ゲート電極５５は
ワードラインに接続されると共に、ソース電極（図示せ
ず）はビットラインに接続されている。また、全面を覆
うように第一の層間絶縁膜５８及び第二の層間絶縁膜６
２が形成されて、第一の層間絶縁膜５８には第一のコン
タクトホール５９が形成され、このコンタクトホール５
９にはドレイン領域５３に接続されるようにコンタクト
プラグ６０が形成されると共に、第二の層間絶縁膜６２
には第二のコンタクトホール６３が形成され、このコン
タクトホール６３にはコンタクトプラグ６０に接続され
るように容量素子７０が形成されている。
適用して容量素子を形成したＤＲＡＭを示す断面図であ
る。同ＤＲＡＭは、同図に示すように、例えばＰ型シリ
コン基板５１の素子分離用絶縁膜５７により分離された
領域に、Ｎ型ソース領域５２及びドレイン領域５３、ゲ
ート絶縁膜５４、ゲート電極５５が形成されて、メモリ
セル選択用トランジスタとしてのＮ型ＭＯＳ型トランジ
スタ５６が形成されている。ここで、ゲート電極５５は
ワードラインに接続されると共に、ソース電極（図示せ
ず）はビットラインに接続されている。また、全面を覆
うように第一の層間絶縁膜５８及び第二の層間絶縁膜６
２が形成されて、第一の層間絶縁膜５８には第一のコン
タクトホール５９が形成され、このコンタクトホール５
９にはドレイン領域５３に接続されるようにコンタクト
プラグ６０が形成されると共に、第二の層間絶縁膜６２
には第二のコンタクトホール６３が形成され、このコン
タクトホール６３にはコンタクトプラグ６０に接続され
るように容量素子７０が形成されている。
【０００６】ここで、容量素子７０は、下部電極７１
と、容量絶縁膜７２及び上部電極７３とから構成されて
いる。そして、下部電極７１の表面はＨＳＧ技術により
ＨＳＧ７４が形成されている。また、下部電極７１には
不純物が拡散されて下部電極７１の空乏化による容量の
低下が防止されており、さらに下部電極７１の表面には
不純物の外部への拡散を防止するバリア膜７５が形成さ
れている。
と、容量絶縁膜７２及び上部電極７３とから構成されて
いる。そして、下部電極７１の表面はＨＳＧ技術により
ＨＳＧ７４が形成されている。また、下部電極７１には
不純物が拡散されて下部電極７１の空乏化による容量の
低下が防止されており、さらに下部電極７１の表面には
不純物の外部への拡散を防止するバリア膜７５が形成さ
れている。
【０００７】ここで、上述の容量素子７０では、バリア
膜７４上に容量絶縁膜７２を形成した後、容量素子とし
てのリーク電流及び初期不良の低減等を目的として酸化
処理（アニール処理）を施すことが必要となる。従来に
おいて、この酸化処理は例えば拡散炉を加熱源に用い
て、略８００℃以上でＦＡ（Furnace Anneal;ファネー
スアニール）処理が行われている。
膜７４上に容量絶縁膜７２を形成した後、容量素子とし
てのリーク電流及び初期不良の低減等を目的として酸化
処理（アニール処理）を施すことが必要となる。従来に
おいて、この酸化処理は例えば拡散炉を加熱源に用い
て、略８００℃以上でＦＡ（Furnace Anneal;ファネー
スアニール）処理が行われている。
【０００８】また、最近では、半導体加工技術の進歩に
より、プロセッサ等の大規模ロジック部とＤＲＡＭとを
同一半導体基板上に混載するようにした半導体装置が開
発されるようになってきている。このような半導体装置
の高速化を図るには、特にロジック部を構成している素
子領域にサリサイドプロセスの適用が必要であり、した
がって、上述のような半導体装置の製造にあたっては、
処理温度の低温化が要求され、いわゆる低温化プロセス
が必要になる。
より、プロセッサ等の大規模ロジック部とＤＲＡＭとを
同一半導体基板上に混載するようにした半導体装置が開
発されるようになってきている。このような半導体装置
の高速化を図るには、特にロジック部を構成している素
子領域にサリサイドプロセスの適用が必要であり、した
がって、上述のような半導体装置の製造にあたっては、
処理温度の低温化が要求され、いわゆる低温化プロセス
が必要になる。
【０００９】
【発明が解決しようとする課題】ところで、従来の半導
体記憶装置の製造方法では、次に述べるような問題点が
ある。第一の問題点は、ＨＳＧ技術を採用することによ
り容量素子の容量の増大を図ることができるようになっ
たが、その反面、ＨＳＧ技術を採用しない容量素子に比
較して、寿命が劣化することである。以下、図１２を参
照して、この問題点について理由を説明する。図１２
（ａ）に示すように、下部電極７１の表面にＨＳＧ７１
ａが形成されると、各ＨＳＧ７１ａの根元部分には鋭い
くびれ部７１ｂが形成されるようになる。このため、下
部電極７１上に形成される容量絶縁膜７２のカバレッジ
性は著しく低下して、そのくびれ部７１ｂ及びこの付近
のＡ部分に形成される容量絶縁膜７２の膜厚Ｔは、図１
２（ｂ）に拡大して示すように薄くなる。したがって、
動作中に、上述のくびれ部７１ｂの薄い膜厚Ｔの容量絶
縁膜７２に電界が集中するようになって、その部分から
リーク電流が発生するので、容量素子の寿命が劣化する
ようになる。一例として、ＨＳＧを形成しない容量素子
と比較して、寿命が略１桁劣化する。それゆえ、ＨＳＧ
を形成しない容量素子と同等の寿命の改善が必要にな
る。
体記憶装置の製造方法では、次に述べるような問題点が
ある。第一の問題点は、ＨＳＧ技術を採用することによ
り容量素子の容量の増大を図ることができるようになっ
たが、その反面、ＨＳＧ技術を採用しない容量素子に比
較して、寿命が劣化することである。以下、図１２を参
照して、この問題点について理由を説明する。図１２
（ａ）に示すように、下部電極７１の表面にＨＳＧ７１
ａが形成されると、各ＨＳＧ７１ａの根元部分には鋭い
くびれ部７１ｂが形成されるようになる。このため、下
部電極７１上に形成される容量絶縁膜７２のカバレッジ
性は著しく低下して、そのくびれ部７１ｂ及びこの付近
のＡ部分に形成される容量絶縁膜７２の膜厚Ｔは、図１
２（ｂ）に拡大して示すように薄くなる。したがって、
動作中に、上述のくびれ部７１ｂの薄い膜厚Ｔの容量絶
縁膜７２に電界が集中するようになって、その部分から
リーク電流が発生するので、容量素子の寿命が劣化する
ようになる。一例として、ＨＳＧを形成しない容量素子
と比較して、寿命が略１桁劣化する。それゆえ、ＨＳＧ
を形成しない容量素子と同等の寿命の改善が必要にな
る。
【００１０】第二の問題点は、容量素子の容量の増大を
図るために、容量絶縁膜の膜厚を薄くした場合には、容
量絶縁膜形成後に行う酸化処理時にかかる熱的ストレス
が大きくなるので、初期不良が増加することである。す
なわち、前述したように、容量絶縁膜形成後には、容量
素子としてのリーク電流及び初期不良の低減等を目的と
して例えば前述したようなＦＡ処理による酸化処理を施
すことが必要となるが、処理温度が高い場合この酸化処
理時にかかる熱的ストレスの影響が避けられなくなる。
この影響を和らげるには、酸化処理の低温化が必要であ
るが、あまり低い温度での酸化処理では本来の目的が達
成できなくなる。それゆえ、熱的ストレスを抑えて、初
期不良の低減を図ることが必要になる。
図るために、容量絶縁膜の膜厚を薄くした場合には、容
量絶縁膜形成後に行う酸化処理時にかかる熱的ストレス
が大きくなるので、初期不良が増加することである。す
なわち、前述したように、容量絶縁膜形成後には、容量
素子としてのリーク電流及び初期不良の低減等を目的と
して例えば前述したようなＦＡ処理による酸化処理を施
すことが必要となるが、処理温度が高い場合この酸化処
理時にかかる熱的ストレスの影響が避けられなくなる。
この影響を和らげるには、酸化処理の低温化が必要であ
るが、あまり低い温度での酸化処理では本来の目的が達
成できなくなる。それゆえ、熱的ストレスを抑えて、初
期不良の低減を図ることが必要になる。
【００１１】図１３は、従来において、ＨＳＧの有無及
び容量絶縁膜の膜厚の相違により容量素子の信頼性が低
下することを説明する容量素子の累積不良率（縦軸）と
累積印加時間（横軸）との関係をワイブルプロットで示
す図である。同図は、ＴＤＤＢ（Time Dependent Diele
ctric Breakdown）特性で示している。同図から明らか
なように、ＨＳＧ化することにより寿命は劣化し、ま
た、容量絶縁膜の膜厚Teff(酸化膜換算膜厚)を薄くする
ことにより、容量素子はさらに劣化する。
び容量絶縁膜の膜厚の相違により容量素子の信頼性が低
下することを説明する容量素子の累積不良率（縦軸）と
累積印加時間（横軸）との関係をワイブルプロットで示
す図である。同図は、ＴＤＤＢ（Time Dependent Diele
ctric Breakdown）特性で示している。同図から明らか
なように、ＨＳＧ化することにより寿命は劣化し、ま
た、容量絶縁膜の膜厚Teff(酸化膜換算膜厚)を薄くする
ことにより、容量素子はさらに劣化する。
【００１２】第三の問題点は、低温化プロセスでは容量
素子の空乏化対策が必要になるが、不純物の拡散を行う
ことで空乏化は改善できるものの、寿命は改善できない
ことである。すなわち、低温化プロセスを実施した場
合、低温化に原因して容量素子に空乏化が発生して容量
が低下する。これを防止するには下部電極の形成後に、
フォスフィンガス雰囲気内でアニール処理して燐を下部
電極に拡散させ、続いて下部電極の表面をライトエッチ
することが有効となる。しかしながら、その後に、容量
絶縁膜及び上部電極を形成して容量素子を完成させる
と、低温化の影響が残って寿命の劣化は避けられない。
素子の空乏化対策が必要になるが、不純物の拡散を行う
ことで空乏化は改善できるものの、寿命は改善できない
ことである。すなわち、低温化プロセスを実施した場
合、低温化に原因して容量素子に空乏化が発生して容量
が低下する。これを防止するには下部電極の形成後に、
フォスフィンガス雰囲気内でアニール処理して燐を下部
電極に拡散させ、続いて下部電極の表面をライトエッチ
することが有効となる。しかしながら、その後に、容量
絶縁膜及び上部電極を形成して容量素子を完成させる
と、低温化の影響が残って寿命の劣化は避けられない。
【００１３】以上のように、従来の半導体記憶装置の製
造方法では、第一乃至第三の問題点によって、容量素子
の寿命の改善及び初期不良の低減が図れないので、容量
素子の信頼性を向上させるのが困難になっている。
造方法では、第一乃至第三の問題点によって、容量素子
の寿命の改善及び初期不良の低減が図れないので、容量
素子の信頼性を向上させるのが困難になっている。
【００１４】この発明は、上述の事情に鑑みてなされた
もので、ＨＳＧ構造を有する容量素子の寿命の改善及び
初期不良の低減を図ることにより信頼性を向上させるこ
とができる半導体記憶装置の製造方法を提供することを
目的としている。
もので、ＨＳＧ構造を有する容量素子の寿命の改善及び
初期不良の低減を図ることにより信頼性を向上させるこ
とができる半導体記憶装置の製造方法を提供することを
目的としている。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体基板上にメモリセル
選択用トランジスタを形成した後、該メモリセル選択用
トランジスタの一動作領域に接続されるように容量素子
を形成してメモリセルを構成する半導体記憶装置の製造
方法に係り、上記半導体基板上に上記メモリセル選択用
トランジスタを形成した後、上記半導体基板上に層間絶
縁膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜
にコンタクトホールを形成した後、該コンタクトホール
に上記メモリセル選択用トランジスタの一動作領域に接
続されるように上記容量素子の下部電極を形成する下部
電極形成工程と、上記下部電極の上に上記容量素子の容
量絶縁膜を形成する容量絶縁膜形成工程と、上記半導体
基板をファーネス炉内で、所定の温度で、所定の時間酸
化する酸化処理工程と、上記容量絶縁膜上に上記容量素
子の上部電極を形成する上部電極形成工程とを含み、か
つ、上記下部電極形成工程が、上記層間絶縁膜のコンタ
クトホールに第一の非晶質シリコン膜を形成する第一の
段階と、該第一の段階にて形成された上記第一の非晶質
シリコン膜上に微結晶を含む第二の非晶質シリコン膜を
形成して、該第二の非晶質シリコン膜に含まれる微結晶
を核としてＨＳＧ（半球状粒子）を形成する第二の段階
と、該第二の段階にて形成された上記ＨＳＧに不純物を
拡散させる第三の段階と、該第三の段階完了後、上記Ｈ
ＳＧの表面層を除去する第四の段階とを含んでなると共
に、上記第三の段階では、反応装置内にフォスフィンガ
スを導入し、上記ＨＳＧに燐の拡散を開始し、所定の時
間アニール処理を行った後、上記フォスフィンガスの導
入を継続させたままで、アニール処理温度を下降させる
ことを特徴としている。
に、請求項１記載の発明は、半導体基板上にメモリセル
選択用トランジスタを形成した後、該メモリセル選択用
トランジスタの一動作領域に接続されるように容量素子
を形成してメモリセルを構成する半導体記憶装置の製造
方法に係り、上記半導体基板上に上記メモリセル選択用
トランジスタを形成した後、上記半導体基板上に層間絶
縁膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜
にコンタクトホールを形成した後、該コンタクトホール
に上記メモリセル選択用トランジスタの一動作領域に接
続されるように上記容量素子の下部電極を形成する下部
電極形成工程と、上記下部電極の上に上記容量素子の容
量絶縁膜を形成する容量絶縁膜形成工程と、上記半導体
基板をファーネス炉内で、所定の温度で、所定の時間酸
化する酸化処理工程と、上記容量絶縁膜上に上記容量素
子の上部電極を形成する上部電極形成工程とを含み、か
つ、上記下部電極形成工程が、上記層間絶縁膜のコンタ
クトホールに第一の非晶質シリコン膜を形成する第一の
段階と、該第一の段階にて形成された上記第一の非晶質
シリコン膜上に微結晶を含む第二の非晶質シリコン膜を
形成して、該第二の非晶質シリコン膜に含まれる微結晶
を核としてＨＳＧ（半球状粒子）を形成する第二の段階
と、該第二の段階にて形成された上記ＨＳＧに不純物を
拡散させる第三の段階と、該第三の段階完了後、上記Ｈ
ＳＧの表面層を除去する第四の段階とを含んでなると共
に、上記第三の段階では、反応装置内にフォスフィンガ
スを導入し、上記ＨＳＧに燐の拡散を開始し、所定の時
間アニール処理を行った後、上記フォスフィンガスの導
入を継続させたままで、アニール処理温度を下降させる
ことを特徴としている。
【００１６】請求項２記載の発明は、請求項１記載の半
導体記憶装置の製造方法に係り、上記酸化処理工程で
は、上記半導体基板をファーネス炉内で、７００〜７８
０℃で、３０〜５０分間酸化することを特徴としてい
る。
導体記憶装置の製造方法に係り、上記酸化処理工程で
は、上記半導体基板をファーネス炉内で、７００〜７８
０℃で、３０〜５０分間酸化することを特徴としてい
る。
【００１７】請求項３記載の発明は、請求項１記載の半
導体記憶装置の製造方法に係り、上記下部電極形成工程
では、上記第四の段階の後に、上記ＨＳＧ表面の化学酸
化膜を除去する第五の段階が付加されてなることを特徴
としている。
導体記憶装置の製造方法に係り、上記下部電極形成工程
では、上記第四の段階の後に、上記ＨＳＧ表面の化学酸
化膜を除去する第五の段階が付加されてなることを特徴
としている。
【００１８】請求項４記載の発明は、請求項３記載の半
導体記憶装置の製造方法に係り、上記第五の段階では、
上記ＨＳＧ又は下部電極材と上記化学酸化膜との選択比
を有するエッチング液で処理することを特徴としてい
る。
導体記憶装置の製造方法に係り、上記第五の段階では、
上記ＨＳＧ又は下部電極材と上記化学酸化膜との選択比
を有するエッチング液で処理することを特徴としてい
る。
【００１９】
【００２０】
【００２１】
【００２２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１〜図４は、この発明の第１実施例である半導体記憶
装置の製造方法の構成を工程順に示す工程図である。以
下、図１〜図４を参照して、同半導体記憶装置の製造方
法について工程順に説明する。まず、図１（ａ）に示す
ように、例えばＰ型シリコン基板１の素子分離用絶縁膜
７により分離された領域に、周知の方法により、Ｎ型ソ
ース領域２及びドレイン領域３、ゲート絶縁膜４、ゲー
ト電極５を形成して、複数のメモリセル選択用トランジ
スタとしてのＮ型ＭＯＳ型トランジスタ６を形成する。
各ＭＯＳ型トランジスタ６は後述のように形成される容
量素子と対をなして一個のメモリセルを構成する。説明
を簡単にするため、ＭＯＳ型トランジスタ６は一個のみ
示している。次に、ＣＶＤ(Chemical Vapor Depositio
n)法等により、全面を覆うようにシリコン酸化膜等の第
一の層間絶縁膜８を形成する。
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１〜図４は、この発明の第１実施例である半導体記憶
装置の製造方法の構成を工程順に示す工程図である。以
下、図１〜図４を参照して、同半導体記憶装置の製造方
法について工程順に説明する。まず、図１（ａ）に示す
ように、例えばＰ型シリコン基板１の素子分離用絶縁膜
７により分離された領域に、周知の方法により、Ｎ型ソ
ース領域２及びドレイン領域３、ゲート絶縁膜４、ゲー
ト電極５を形成して、複数のメモリセル選択用トランジ
スタとしてのＮ型ＭＯＳ型トランジスタ６を形成する。
各ＭＯＳ型トランジスタ６は後述のように形成される容
量素子と対をなして一個のメモリセルを構成する。説明
を簡単にするため、ＭＯＳ型トランジスタ６は一個のみ
示している。次に、ＣＶＤ(Chemical Vapor Depositio
n)法等により、全面を覆うようにシリコン酸化膜等の第
一の層間絶縁膜８を形成する。
【００２３】次に、図１（ｂ）に示すように、リソグラ
フィ法により、ＭＯＳ型トランジスタ６のドレイン領域
３（あるいはソース領域２）上の第一の層間絶縁膜８に
第一のコンタクトホール９を形成した後、ＣＶＤ法等に
より、コンタクトホール９を含んだ全面に燐（Ｐ）等の
不純物をドープした多結晶シリコン膜等の導電膜を形成
する。次に、この導電膜のコンタクトホール９内以外の
不要部分をＣＭＰ法等により除去して、コンタクトホー
ル９内にコンタクトプラグ１０を形成する。
フィ法により、ＭＯＳ型トランジスタ６のドレイン領域
３（あるいはソース領域２）上の第一の層間絶縁膜８に
第一のコンタクトホール９を形成した後、ＣＶＤ法等に
より、コンタクトホール９を含んだ全面に燐（Ｐ）等の
不純物をドープした多結晶シリコン膜等の導電膜を形成
する。次に、この導電膜のコンタクトホール９内以外の
不要部分をＣＭＰ法等により除去して、コンタクトホー
ル９内にコンタクトプラグ１０を形成する。
【００２４】次に、図２（ｃ）に示すように、ＣＶＤ法
等により、全面を覆うように第二の層間絶縁膜１２を形
成した後、リソグラフィ法により、コンタクトプラグ１
０上の第二の層間絶縁膜１２に第二のコンタクトホール
１３を形成する。次に、コンタクトホール１３に容量素
子を形成する。以下、この容量素子の製造方法につい
て、図５のフローチャートも参照して詳細に説明する。
等により、全面を覆うように第二の層間絶縁膜１２を形
成した後、リソグラフィ法により、コンタクトプラグ１
０上の第二の層間絶縁膜１２に第二のコンタクトホール
１３を形成する。次に、コンタクトホール１３に容量素
子を形成する。以下、この容量素子の製造方法につい
て、図５のフローチャートも参照して詳細に説明する。
【００２５】図２（ｃ）の後に、ＣＶＤ法等により、コ
ンタクトホール１３を含む全面に、燐等の不純物を略１
×１０２０／ｃｍ３の濃度でドープした第一の非晶質シ
リコン膜１５を形成する（ステップＳ１０）。次に、図
２（ｄ）に示すように、この第一の非晶質シリコン膜１
５のコンタクトホール１３内以外の不要部分をドライエ
ッチング法等により除去して、コンタクトホール１３内
のみに第一の非晶質シリコン膜１５を残すようにする。
次に、水で希釈したフッ酸等のエッチング液によりクリ
ーニングして、第一の非晶質シリコン膜１５の表面に形
成されている自然酸化膜等の不要物を除去して、表面を
安定化させる。
ンタクトホール１３を含む全面に、燐等の不純物を略１
×１０２０／ｃｍ３の濃度でドープした第一の非晶質シ
リコン膜１５を形成する（ステップＳ１０）。次に、図
２（ｄ）に示すように、この第一の非晶質シリコン膜１
５のコンタクトホール１３内以外の不要部分をドライエ
ッチング法等により除去して、コンタクトホール１３内
のみに第一の非晶質シリコン膜１５を残すようにする。
次に、水で希釈したフッ酸等のエッチング液によりクリ
ーニングして、第一の非晶質シリコン膜１５の表面に形
成されている自然酸化膜等の不要物を除去して、表面を
安定化させる。
【００２６】次に、図３（ｅ）に示すように、第一の非
晶質シリコン膜１５上に微結晶を含む第二の非晶質シリ
コン膜を形成してＨＳＧ核付けを行い、第二の非晶質シ
リコン膜に含まれる微結晶を核としてＨＳＧ１６を形成
する（ステップＳ１１）。これにより、下部電極１７が
形成される。次に、この下部電極１７に対して、例えば
フォスフィン（ＰＨ３）ガスを導入してアニールするこ
とにより、下部電極１７の空乏化を防止するために燐を
不純物としてＨＳＧ１６に拡散する（ステップＳ１
２）。以上のような、ＨＳＧ核付けから不純物拡散に至
る一連の処理は、真空引きが可能なロードロックを有す
るＣＶＤ装置（炉）内で一貫して行われ、いわゆるイン
シチュ（In- situ）方式で行われる。
晶質シリコン膜１５上に微結晶を含む第二の非晶質シリ
コン膜を形成してＨＳＧ核付けを行い、第二の非晶質シ
リコン膜に含まれる微結晶を核としてＨＳＧ１６を形成
する（ステップＳ１１）。これにより、下部電極１７が
形成される。次に、この下部電極１７に対して、例えば
フォスフィン（ＰＨ３）ガスを導入してアニールするこ
とにより、下部電極１７の空乏化を防止するために燐を
不純物としてＨＳＧ１６に拡散する（ステップＳ１
２）。以上のような、ＨＳＧ核付けから不純物拡散に至
る一連の処理は、真空引きが可能なロードロックを有す
るＣＶＤ装置（炉）内で一貫して行われ、いわゆるイン
シチュ（In- situ）方式で行われる。
【００２７】図６は、上述したインシチュ方式による一
連の処理を説明するタイムチャートである。最初に、Ｃ
ＶＤ装置内の水分及び酸素の分圧を略１×１０−６Torr
以下に設定した状態で、時刻ｔ０でシリコン基板１を入
炉した後、時刻ｔ１までに炉内の温度を５５０〜６００
℃の比較的低い温度に上昇させる。この温度上昇中、炉
内の水分及び酸素の分圧は上述したような低い値に保た
れているので、第一の非晶質シリコン膜１５の表面の酸
化は抑制される。次に、炉内の圧力を略１×１０−３To
rr以下に設定した後に、温度が安定化した時刻ｔ１から
時刻ｔ２までの間に、シラン（ＳｉＨ４）ガスを５０〜
８０sccm(Standard cubic centimeter per minute)で炉
内に略２０分間導入し、第一の非晶質シリコン膜１５上
に微結晶を含む第二の非晶質シリコン膜をＨＳＧの核と
して、略２０分間導入して、高真空下でアニールするこ
とによりＨＳＧ１６を形成する（ステップＳ１１）。
連の処理を説明するタイムチャートである。最初に、Ｃ
ＶＤ装置内の水分及び酸素の分圧を略１×１０−６Torr
以下に設定した状態で、時刻ｔ０でシリコン基板１を入
炉した後、時刻ｔ１までに炉内の温度を５５０〜６００
℃の比較的低い温度に上昇させる。この温度上昇中、炉
内の水分及び酸素の分圧は上述したような低い値に保た
れているので、第一の非晶質シリコン膜１５の表面の酸
化は抑制される。次に、炉内の圧力を略１×１０−３To
rr以下に設定した後に、温度が安定化した時刻ｔ１から
時刻ｔ２までの間に、シラン（ＳｉＨ４）ガスを５０〜
８０sccm(Standard cubic centimeter per minute)で炉
内に略２０分間導入し、第一の非晶質シリコン膜１５上
に微結晶を含む第二の非晶質シリコン膜をＨＳＧの核と
して、略２０分間導入して、高真空下でアニールするこ
とによりＨＳＧ１６を形成する（ステップＳ１１）。
【００２８】次に、炉内の圧力を略５〜４００Torr以下
に設定した後に、時刻ｔ３から時刻ｔ４までの間に、フ
ォスフィンガスを１５０〜５００sccmで、１０〜１２０
分間炉内に導入してアニールする。これにより、ＨＳＧ
１６に燐を拡散させる（ステップＳ１２）。次に、時刻
ｔ４から時刻ｔ５までの間に、炉内の温度を徐々に下降
させ、この間もフォスフィンガスの導入を継続させる。
そして、時刻ｔ５から時刻ｔ６まで炉内の温度を一定に
保って炉内の残留ガスをパージした後に、時刻ｔ６から
時刻ｔ７までの間にシリコン基板１を出炉させる。以上
の一連の処理によって、第一の非晶質シリコン膜１５及
びこの表面に形成されたＨＳＧ１６から成るＨＳＧ構造
の下部電極１７が形成される。
に設定した後に、時刻ｔ３から時刻ｔ４までの間に、フ
ォスフィンガスを１５０〜５００sccmで、１０〜１２０
分間炉内に導入してアニールする。これにより、ＨＳＧ
１６に燐を拡散させる（ステップＳ１２）。次に、時刻
ｔ４から時刻ｔ５までの間に、炉内の温度を徐々に下降
させ、この間もフォスフィンガスの導入を継続させる。
そして、時刻ｔ５から時刻ｔ６まで炉内の温度を一定に
保って炉内の残留ガスをパージした後に、時刻ｔ６から
時刻ｔ７までの間にシリコン基板１を出炉させる。以上
の一連の処理によって、第一の非晶質シリコン膜１５及
びこの表面に形成されたＨＳＧ１６から成るＨＳＧ構造
の下部電極１７が形成される。
【００２９】上述のような不純物拡散方法によれば、図
６のタイムチャートからも明らかなように、時刻ｔ４か
ら時刻ｔ５までの間に、フォスフィンガスの導入を継続
させながら炉内の温度を徐々に下降させるので、ＨＳＧ
１６に拡散された燐が外部に抜けにくいため、ＨＳＧ１
６内の不純物濃度を高く維持することができる。したが
って、下部電極１７の寿命の向上及び空乏化による容量
の低下防止の効果を、より一層高めることができるよう
になる。なお、燐拡散の温度は、前述の５５０〜６００
℃に限ることなく、５００〜７８０℃の範囲でも十分な
効果が得られる。
６のタイムチャートからも明らかなように、時刻ｔ４か
ら時刻ｔ５までの間に、フォスフィンガスの導入を継続
させながら炉内の温度を徐々に下降させるので、ＨＳＧ
１６に拡散された燐が外部に抜けにくいため、ＨＳＧ１
６内の不純物濃度を高く維持することができる。したが
って、下部電極１７の寿命の向上及び空乏化による容量
の低下防止の効果を、より一層高めることができるよう
になる。なお、燐拡散の温度は、前述の５５０〜６００
℃に限ることなく、５００〜７８０℃の範囲でも十分な
効果が得られる。
【００３０】次に、シリコン基板１を出炉させた後に、
アンモニアと過酸化水素水の混合溶液を用いて処理を行
い、下部電極１７のＨＳＧ表面をライトエッチして高不
純物濃度部分を除去する（ステップＳ１３）。上述のよ
うに、ＨＳＧ表面の高不純物濃度部分を除去することに
より、従来における図１２（ａ）、（ｂ）の電界集中が
起き易いＨＳＧ７１ａの根元部分のくびれ部７１ｂに相
当した部分は、図１０（ａ）、（ｂ）に示すように、エ
ッチングされるので、ＨＳＧ１６の形状が緩和されるよ
うになる。それゆえ、この後に下部電極１７上に形成さ
れる容量絶縁膜１９のカバレッジ性は改善される。した
がって、動作中に、ＨＳＧ１６の一部に電界が集中する
ことはなくなるので、リーク電流は発生しないので、容
量素子の寿命を向上させることができるようになる。
アンモニアと過酸化水素水の混合溶液を用いて処理を行
い、下部電極１７のＨＳＧ表面をライトエッチして高不
純物濃度部分を除去する（ステップＳ１３）。上述のよ
うに、ＨＳＧ表面の高不純物濃度部分を除去することに
より、従来における図１２（ａ）、（ｂ）の電界集中が
起き易いＨＳＧ７１ａの根元部分のくびれ部７１ｂに相
当した部分は、図１０（ａ）、（ｂ）に示すように、エ
ッチングされるので、ＨＳＧ１６の形状が緩和されるよ
うになる。それゆえ、この後に下部電極１７上に形成さ
れる容量絶縁膜１９のカバレッジ性は改善される。した
がって、動作中に、ＨＳＧ１６の一部に電界が集中する
ことはなくなるので、リーク電流は発生しないので、容
量素子の寿命を向上させることができるようになる。
【００３１】次に、ライトエッチング後に形成される化
学酸化膜を純水等で希釈された弗酸（ＨＦ）を用いて除
去する（ステップＳ１４）。これにより、実効の容量を
増加させることができる。
学酸化膜を純水等で希釈された弗酸（ＨＦ）を用いて除
去する（ステップＳ１４）。これにより、実効の容量を
増加させることができる。
【００３２】図１１（ａ）〜（ｃ）は、上述の（ステッ
プＳ１２）〜（ステップＳ１４）の内容を具体的に示す
断面図である。図１１（ａ）に示すように、フォスフィ
ンアニールした後は、ＨＳＧ１６を含む全面に燐の高不
純物濃度層２６が形成される。次に、ＨＳＧ１６の表面
を、例えば水酸化アンモニウム（ＮＨ４ＯＨ）と過酸化
水素（Ｈ２Ｏ２）との混合液を用いてライトエッチする
ことにより、高不純物濃度層２６が除去される。このラ
イトエッチ時に、図１１（ｂ）に示すように、ＨＳＧ表
面に不要な化学酸化膜２７が形成される。この化学酸化
膜２７が存在すると、この後に容量絶縁膜を形成したと
き化学酸化膜２７は容量絶縁膜の一部として作用するの
で、容量低下の原因となる。
プＳ１２）〜（ステップＳ１４）の内容を具体的に示す
断面図である。図１１（ａ）に示すように、フォスフィ
ンアニールした後は、ＨＳＧ１６を含む全面に燐の高不
純物濃度層２６が形成される。次に、ＨＳＧ１６の表面
を、例えば水酸化アンモニウム（ＮＨ４ＯＨ）と過酸化
水素（Ｈ２Ｏ２）との混合液を用いてライトエッチする
ことにより、高不純物濃度層２６が除去される。このラ
イトエッチ時に、図１１（ｂ）に示すように、ＨＳＧ表
面に不要な化学酸化膜２７が形成される。この化学酸化
膜２７が存在すると、この後に容量絶縁膜を形成したと
き化学酸化膜２７は容量絶縁膜の一部として作用するの
で、容量低下の原因となる。
【００３３】したがって、次に、図１１（ｃ）に示すよ
うに、例えば水（Ｈ２Ｏ）で希釈された弗酸（ＨＦ）、
いわゆるＤ（Dilute）ＨＦ溶液をエッチング液として用
いてシリコン基板１を浸して、化学酸化膜２７を除去す
る。この場合、このエッチング液は、ＨＦ：Ｈ２Ｏ＝
（１：１００）〜（１：４００）の範囲の成分比のもの
を用いることが望ましい。このエッチング液は、ＨＳＧ
１６又は下部電極材と化学酸化膜２７との選択比を有す
る性質のものを用いる。
うに、例えば水（Ｈ２Ｏ）で希釈された弗酸（ＨＦ）、
いわゆるＤ（Dilute）ＨＦ溶液をエッチング液として用
いてシリコン基板１を浸して、化学酸化膜２７を除去す
る。この場合、このエッチング液は、ＨＦ：Ｈ２Ｏ＝
（１：１００）〜（１：４００）の範囲の成分比のもの
を用いることが望ましい。このエッチング液は、ＨＳＧ
１６又は下部電極材と化学酸化膜２７との選択比を有す
る性質のものを用いる。
【００３４】次に、図３（ｆ）に示すように、シリコン
基板１を例えばアンモニアの雰囲気に晒して、８５０〜
９５０℃で略１分間処理して、いわゆるＲＴＮ（Rapid
Thermal Nitridation;急速熱窒化）処理を施して、ＨＳ
Ｇ１６の表面に１〜２ｎｍのシリコン窒化膜から成るバ
リア膜１８を形成する（ステップＳ１５）。このバリア
膜１８は、下部電極１７に既に拡散されている不純物が
外部へ拡散されるのを防止する。
基板１を例えばアンモニアの雰囲気に晒して、８５０〜
９５０℃で略１分間処理して、いわゆるＲＴＮ（Rapid
Thermal Nitridation;急速熱窒化）処理を施して、ＨＳ
Ｇ１６の表面に１〜２ｎｍのシリコン窒化膜から成るバ
リア膜１８を形成する（ステップＳ１５）。このバリア
膜１８は、下部電極１７に既に拡散されている不純物が
外部へ拡散されるのを防止する。
【００３５】次に、図４（ｇ）に示すように、ＣＶＤ法
により、容量絶縁膜としてのシリコン窒化膜１９を５〜
７ｎｍの膜厚に形成する（ステップＳ１６）。次に、容
量素子としてのリーク電流及び初期不良の低減等を目的
として、シリコン基板１を、窒素で希釈された水分を含
むファーネス炉に入炉して、７００〜７８０℃で、３０
〜５０分間酸化処理を施す（ステップＳ１７）。これに
より、バリア膜１８とシリコン窒化膜１９との境界部に
は略１ｎｍ以下のシリコン酸化膜（図示せず）が形成さ
れて、このシリコン酸化膜は、容量素子としてのリーク
電流及び初期不良の低減等に寄与するようになる。
により、容量絶縁膜としてのシリコン窒化膜１９を５〜
７ｎｍの膜厚に形成する（ステップＳ１６）。次に、容
量素子としてのリーク電流及び初期不良の低減等を目的
として、シリコン基板１を、窒素で希釈された水分を含
むファーネス炉に入炉して、７００〜７８０℃で、３０
〜５０分間酸化処理を施す（ステップＳ１７）。これに
より、バリア膜１８とシリコン窒化膜１９との境界部に
は略１ｎｍ以下のシリコン酸化膜（図示せず）が形成さ
れて、このシリコン酸化膜は、容量素子としてのリーク
電流及び初期不良の低減等に寄与するようになる。
【００３６】次に、図４（ｈ）に示すように、ＣＶＤ法
等により、全面に燐等の不純物をドープした多結晶シリ
コン膜等の導電膜を形成した後、この導電膜を所望の形
状にパターニングすることにより、上部電極２０を形成
する（ステップＳ１８）。これにより、図１４の構造に
相当した下部電極１７、シリコン窒化膜（容量絶縁膜）
１９及び上部電極２０から構成された容量素子２１を完
成させる。この容量素子２１は、メモリセル選択用トラ
ンジスタを構成するＭＯＳ型トランジスタ６のドレイン
領域３に接続されて、１ビットのメモリセルを構成す
る。
等により、全面に燐等の不純物をドープした多結晶シリ
コン膜等の導電膜を形成した後、この導電膜を所望の形
状にパターニングすることにより、上部電極２０を形成
する（ステップＳ１８）。これにより、図１４の構造に
相当した下部電極１７、シリコン窒化膜（容量絶縁膜）
１９及び上部電極２０から構成された容量素子２１を完
成させる。この容量素子２１は、メモリセル選択用トラ
ンジスタを構成するＭＯＳ型トランジスタ６のドレイン
領域３に接続されて、１ビットのメモリセルを構成す
る。
【００３７】図７は、この例によって得られた、半導体
記憶装置の累積不良率（縦軸）と累積印加時間（横軸）
との関係を示す特性図である。この例の特性図は、フォ
スフィンアニールの後のライトエッチの有無に基づく半
導体記憶装置の容量素子の信頼性の違いを説明してい
る。なお、○印は、ＨＳＧ形成→フォスフィンアニール
→ＲＴＮ→容量絶縁膜形成による従来の製造方法を示
し、また、■印は、ＨＳＧ形成→ＲＴＮ→容量絶縁膜形
成による従来の製造方法を示している。同図から明らか
なように、この例の特性図は、フォスフィンアニールを
行った後に、ライトエッチを行うことにより、ＨＳＧ下
部の形状が緩和されるため、容量素子の寿命を向上させ
ることができたことを示している。
記憶装置の累積不良率（縦軸）と累積印加時間（横軸）
との関係を示す特性図である。この例の特性図は、フォ
スフィンアニールの後のライトエッチの有無に基づく半
導体記憶装置の容量素子の信頼性の違いを説明してい
る。なお、○印は、ＨＳＧ形成→フォスフィンアニール
→ＲＴＮ→容量絶縁膜形成による従来の製造方法を示
し、また、■印は、ＨＳＧ形成→ＲＴＮ→容量絶縁膜形
成による従来の製造方法を示している。同図から明らか
なように、この例の特性図は、フォスフィンアニールを
行った後に、ライトエッチを行うことにより、ＨＳＧ下
部の形状が緩和されるため、容量素子の寿命を向上させ
ることができたことを示している。
【００３８】図８は、この例によって得られた、半導体
記憶装置の累積不良率（縦軸）と累積印加時間（横軸）
との関係を示す他の特性図である。この例の特性図は、
容量絶縁膜形成後の酸化処理温度の相違に基づく半導体
記憶装置の容量素子の初期不良の違いを説明している。
同図から明らかなように、容量絶縁膜形成後の酸化処理
温度が低いほど特性ラインの傾きが急峻となっており、
容量素子の初期不良を向上させることができたことを示
している。また、同図から明らかなように、この例の特
性図は、全体的に特性ラインの傾きが急俊になってお
り、いずれも容量素子の初期不良を向上させることがで
きたことを示している。この理由としては、酸化処理温
度を低くすることにより、熱的ストレスが抑えられるの
で、熱的ストレスの影響が和らげられたことがあげられ
る。
記憶装置の累積不良率（縦軸）と累積印加時間（横軸）
との関係を示す他の特性図である。この例の特性図は、
容量絶縁膜形成後の酸化処理温度の相違に基づく半導体
記憶装置の容量素子の初期不良の違いを説明している。
同図から明らかなように、容量絶縁膜形成後の酸化処理
温度が低いほど特性ラインの傾きが急峻となっており、
容量素子の初期不良を向上させることができたことを示
している。また、同図から明らかなように、この例の特
性図は、全体的に特性ラインの傾きが急俊になってお
り、いずれも容量素子の初期不良を向上させることがで
きたことを示している。この理由としては、酸化処理温
度を低くすることにより、熱的ストレスが抑えられるの
で、熱的ストレスの影響が和らげられたことがあげられ
る。
【００３９】また、図９は、この例によって得られた、
半導体記憶装置の累積不良率（縦軸）と累積印加時間
（横軸）との関係を示す他の特性図である。この例の特
性図は、本発明によりＨＳＧを形成した容量素子でもＨ
ＳＧを形成しないものと同等の寿命の改善が図れること
を示している。すなわち、図７及び図８から明らかなよ
うに、容量素子の寿命の改善及び初期不良の低減が図れ
たことで、容量素子の信頼性が向上したことにより、Ｈ
ＳＧを形成しない容量素子と比較しても同等の寿命の改
善が図れるようになる。
半導体記憶装置の累積不良率（縦軸）と累積印加時間
（横軸）との関係を示す他の特性図である。この例の特
性図は、本発明によりＨＳＧを形成した容量素子でもＨ
ＳＧを形成しないものと同等の寿命の改善が図れること
を示している。すなわち、図７及び図８から明らかなよ
うに、容量素子の寿命の改善及び初期不良の低減が図れ
たことで、容量素子の信頼性が向上したことにより、Ｈ
ＳＧを形成しない容量素子と比較しても同等の寿命の改
善が図れるようになる。
【００４０】このように、この例の構成によれば、例え
ばＰ型シリコン基板１に予めメモリセル選択用トランジ
スタとしてのＮ型ＭＯＳ型トランジスタ６を形成した
後、容量素子２１の製造工程において、ＨＳＧ形成後に
このＨＳＧに不純物を拡散させた後ＨＳＧ表面層を除去
することにより、ＨＳＧくびれ部の形状が緩和され、電
界集中が発生しにくくなるため、容量素子の寿命が改善
できると同時に空乏化も改善できる。また、容量絶縁膜
形成後の酸化処理をファーネス炉内でウエット酸化雰囲
気で７００〜７８０℃の比較的低い温度で、３０〜５０
分間の比較的長時間行うようにしたことにより、ＨＳＧ
くびれ部に成膜された容量絶縁膜のストレスが緩和する
ため、リーク電流が低減できる。したがって、ＨＳＧ構
造を有する容量素子の寿命の改善及び初期不良の低減を
図ることにより信頼性を向上させることができる。
ばＰ型シリコン基板１に予めメモリセル選択用トランジ
スタとしてのＮ型ＭＯＳ型トランジスタ６を形成した
後、容量素子２１の製造工程において、ＨＳＧ形成後に
このＨＳＧに不純物を拡散させた後ＨＳＧ表面層を除去
することにより、ＨＳＧくびれ部の形状が緩和され、電
界集中が発生しにくくなるため、容量素子の寿命が改善
できると同時に空乏化も改善できる。また、容量絶縁膜
形成後の酸化処理をファーネス炉内でウエット酸化雰囲
気で７００〜７８０℃の比較的低い温度で、３０〜５０
分間の比較的長時間行うようにしたことにより、ＨＳＧ
くびれ部に成膜された容量絶縁膜のストレスが緩和する
ため、リーク電流が低減できる。したがって、ＨＳＧ構
造を有する容量素子の寿命の改善及び初期不良の低減を
図ることにより信頼性を向上させることができる。
【００４１】◇第２実施例 この例の半導体記憶装置の製造方法の構成が、上述した
第１実施例の構成と大きく異なるところは、図５の第１
実施例のフローチャートにおいて、ＨＳＧ形成（ステッ
プＳ１１）後に直ちにＨＳＧ表面の高不純物濃度層除去
（ステップＳ１３）を行うようにした点である。すなわ
ち、この例では、ＨＳＧ形成してから、フォスフィンア
ニールを不要にしてＨＳＧへの不純物拡散を行うことな
く、直ちにＨＳＧ表面をライトエッチして高不純物濃度
部分を除去するようにする。この例によっても、図７の
特性図に示すように、ＨＳＧ下部の形状が緩和されるた
め、容量素子の寿命を向上させることができる。これ以
外は、上述した第１実施例と略同様である。それゆえ、
各工程の説明は省略する。
第１実施例の構成と大きく異なるところは、図５の第１
実施例のフローチャートにおいて、ＨＳＧ形成（ステッ
プＳ１１）後に直ちにＨＳＧ表面の高不純物濃度層除去
（ステップＳ１３）を行うようにした点である。すなわ
ち、この例では、ＨＳＧ形成してから、フォスフィンア
ニールを不要にしてＨＳＧへの不純物拡散を行うことな
く、直ちにＨＳＧ表面をライトエッチして高不純物濃度
部分を除去するようにする。この例によっても、図７の
特性図に示すように、ＨＳＧ下部の形状が緩和されるた
め、容量素子の寿命を向上させることができる。これ以
外は、上述した第１実施例と略同様である。それゆえ、
各工程の説明は省略する。
【００４２】このように、この例の構成によっても、第
１実施例において述べたのと略同様の効果を得ることが
できる。加えて、この例の構成によれば、一部の工程を
不要にしたので工程数の削減を図ることができる。
１実施例において述べたのと略同様の効果を得ることが
できる。加えて、この例の構成によれば、一部の工程を
不要にしたので工程数の削減を図ることができる。
【００４３】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えばＨＳＧ核
付けから不純物拡散に至る一連の処理をインシチュ（In
- situ）方式で同一反応炉内で行う例で説明したが、こ
れに限らずフォスフィンガスを用いた不純物拡散は、別
の反応炉で行うようにしても良い。このような方式によ
ればインシチュ（In- situ）方式で生じがちな、反応炉
内に堆積したフォスフィンによる悪影響を防止すること
ができる。すなわち、インシチュ方式では同一反応炉内
で処理を繰り返すことにより、反応炉内壁等にフォスフ
ィンの堆積が避けられないが、この堆積したフォスフィ
ンがＨＳＧの形成に悪影響を与えるような弊害が発生す
るが、このような弊害を防止することができる。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えばＨＳＧ核
付けから不純物拡散に至る一連の処理をインシチュ（In
- situ）方式で同一反応炉内で行う例で説明したが、こ
れに限らずフォスフィンガスを用いた不純物拡散は、別
の反応炉で行うようにしても良い。このような方式によ
ればインシチュ（In- situ）方式で生じがちな、反応炉
内に堆積したフォスフィンによる悪影響を防止すること
ができる。すなわち、インシチュ方式では同一反応炉内
で処理を繰り返すことにより、反応炉内壁等にフォスフ
ィンの堆積が避けられないが、この堆積したフォスフィ
ンがＨＳＧの形成に悪影響を与えるような弊害が発生す
るが、このような弊害を防止することができる。
【００４４】また、容量素子と接続されてメモリセルを
構成するメモリセル選択用トランジスタは、Ｎ型ＭＯＳ
型トランジスタに限ることなくＰ型ＭＯＳ型トランジス
タを用いることができる。また、ＨＳＧ構造の下部電極
を形成するにあたって、ＨＳＧ核付けを行うために用い
るシリコン化合物はシランガスに限ることなく、ジシラ
ン等の他の材料を用いることができる。また、ＨＳＧに
燐を拡散するために用いる燐化合物ガスはフォスフィン
に限らず、燐を含んだ他の材料を用いることができる。
また、拡散不純物は燐に限ることはない。また、層間絶
縁膜はシリコン酸化膜に限らず、ＢＳＧ(Boron Silicat
e Grass)膜、ＰＳＧ(Phospho SilicateGlass)膜、ＢＰ
ＳＧ(Boro Phospho Silicate Glass)膜等の他の絶縁膜
を用いることができる。また、層間絶縁膜は第一及び第
二の層間絶縁膜を形成した例で説明したが、必要に応じ
て第三以降の複数の層間絶縁膜を形成することができ
る。
構成するメモリセル選択用トランジスタは、Ｎ型ＭＯＳ
型トランジスタに限ることなくＰ型ＭＯＳ型トランジス
タを用いることができる。また、ＨＳＧ構造の下部電極
を形成するにあたって、ＨＳＧ核付けを行うために用い
るシリコン化合物はシランガスに限ることなく、ジシラ
ン等の他の材料を用いることができる。また、ＨＳＧに
燐を拡散するために用いる燐化合物ガスはフォスフィン
に限らず、燐を含んだ他の材料を用いることができる。
また、拡散不純物は燐に限ることはない。また、層間絶
縁膜はシリコン酸化膜に限らず、ＢＳＧ(Boron Silicat
e Grass)膜、ＰＳＧ(Phospho SilicateGlass)膜、ＢＰ
ＳＧ(Boro Phospho Silicate Glass)膜等の他の絶縁膜
を用いることができる。また、層間絶縁膜は第一及び第
二の層間絶縁膜を形成した例で説明したが、必要に応じ
て第三以降の複数の層間絶縁膜を形成することができ
る。
【００４５】また、ゲート絶縁膜は、酸化膜（Oxide Fi
lm)に限らずに、窒化膜（Nitride Film）でも良く、あ
るいは、酸化膜と窒化膜との二重膜構成でも良い。つま
り、ＭＩＳ（Metal Insulator Semiconductor）型トラ
ンジスタである限り、ＭＯＳ型トランジスタに限らず
に、ＭＮＳ(Metal Nitride Semiconductor)型トランジ
スタでも良く、あるいは、ＭＮＯＳ(Metal Nitride Oxi
de Semiconductor)型トランジスタでも良い。また、半
導体基板又は各半導体領域の導電型はＰ型とＮ型とを逆
にしても良い。また、各絶縁膜、導電膜、不純物等の材
料の種類、膜厚、濃度、成膜方法等の条件は一例を示し
たものであり、目的、用途等に応じて変更することがで
きる。
lm)に限らずに、窒化膜（Nitride Film）でも良く、あ
るいは、酸化膜と窒化膜との二重膜構成でも良い。つま
り、ＭＩＳ（Metal Insulator Semiconductor）型トラ
ンジスタである限り、ＭＯＳ型トランジスタに限らず
に、ＭＮＳ(Metal Nitride Semiconductor)型トランジ
スタでも良く、あるいは、ＭＮＯＳ(Metal Nitride Oxi
de Semiconductor)型トランジスタでも良い。また、半
導体基板又は各半導体領域の導電型はＰ型とＮ型とを逆
にしても良い。また、各絶縁膜、導電膜、不純物等の材
料の種類、膜厚、濃度、成膜方法等の条件は一例を示し
たものであり、目的、用途等に応じて変更することがで
きる。
【００４６】
【発明の効果】以上説明したように、この発明の半導体
記憶装置の製造方法によれば、ＨＳＧ形成後にこのＨＳ
Ｇ表面層を除去するので、ＨＳＧくびれ部の形状が緩和
され、電界集中が抑制でき、寿命が改善される。さら
に、ＨＳＧ形成後に不純物を拡散することにより、寿命
及び空乏化が改善できる。また、容量絶縁膜形成後の酸
化処理を、ファーネス炉内でウエット酸化雰囲気で比較
的低い温度で、かつ比較的長時間行うようにすること
で、容量絶縁膜の熱的ストレスが緩和し、初期不良が低
減できる。したがって、ＨＳＧ構造を有する容量素子の
寿命の改善及び初期不良の低減を図ることにより信頼性
を向上させることができる。
記憶装置の製造方法によれば、ＨＳＧ形成後にこのＨＳ
Ｇ表面層を除去するので、ＨＳＧくびれ部の形状が緩和
され、電界集中が抑制でき、寿命が改善される。さら
に、ＨＳＧ形成後に不純物を拡散することにより、寿命
及び空乏化が改善できる。また、容量絶縁膜形成後の酸
化処理を、ファーネス炉内でウエット酸化雰囲気で比較
的低い温度で、かつ比較的長時間行うようにすること
で、容量絶縁膜の熱的ストレスが緩和し、初期不良が低
減できる。したがって、ＨＳＧ構造を有する容量素子の
寿命の改善及び初期不良の低減を図ることにより信頼性
を向上させることができる。
【図１】この発明の第１実施例である半導体記憶装置の
製造方法の構成を工程順に示す工程図である。
製造方法の構成を工程順に示す工程図である。
【図２】同半導体記憶装置の製造方法の構成を工程順に
示す工程図である。
示す工程図である。
【図３】同半導体記憶装置の製造方法の構成を工程順に
示す工程図である。
示す工程図である。
【図４】同半導体記憶装置の製造方法の構成を工程順に
示す工程図である。
示す工程図である。
【図５】同半導体記憶装置の製造方法の構成の主要工程
を示すフローチャートである。
を示すフローチャートである。
【図６】同半導体記憶装置の製造方法の主要工程を示す
タイムチャートである。
タイムチャートである。
【図７】同半導体記憶装置の製造方法により得られた、
フォスフィンアニール後のライトエッチの有無に基づく
半導体記憶装置の容量素子の信頼性の違いを説明する累
積不良率（縦軸）と累積印加時間（横軸）との関係を示
す図である。
フォスフィンアニール後のライトエッチの有無に基づく
半導体記憶装置の容量素子の信頼性の違いを説明する累
積不良率（縦軸）と累積印加時間（横軸）との関係を示
す図である。
【図８】同半導体記憶装置の製造方法により得られた、
容量絶縁膜形成後の酸化処理温度の相違に基づく初期不
良の違いを説明する累積不良率（縦軸）と累積印加時間
（横軸）との関係を示す図である。
容量絶縁膜形成後の酸化処理温度の相違に基づく初期不
良の違いを説明する累積不良率（縦軸）と累積印加時間
（横軸）との関係を示す図である。
【図９】同半導体記憶装置の製造方法により得られた、
ＨＳＧを形成した容量素子でもＨＳＧを形成しないもの
と同等の寿命の改善が図れることを説明する累積不良率
（縦軸）と累積印加時間（横軸）との関係を示す図であ
る。
ＨＳＧを形成した容量素子でもＨＳＧを形成しないもの
と同等の寿命の改善が図れることを説明する累積不良率
（縦軸）と累積印加時間（横軸）との関係を示す図であ
る。
【図１０】同半導体記憶装置の製造方法におけるライト
エッチ工程による効果を説明する図である。
エッチ工程による効果を説明する図である。
【図１１】本発明の半導体記憶装置の製造方法の主要工
程の作用を説明する図である。
程の作用を説明する図である。
【図１２】従来の半導体記憶装置の製造方法の欠点を説
明する図である。
明する図である。
【図１３】従来の半導体記憶装置の製造方法により得ら
れた、ＨＳＧの有無及び容量絶縁膜の膜厚の相違により
容量素子の信頼性が低下することを説明する容量素子の
累積不良率（縦軸）と累積印加時間（横軸）との関係を
示す図である。
れた、ＨＳＧの有無及び容量絶縁膜の膜厚の相違により
容量素子の信頼性が低下することを説明する容量素子の
累積不良率（縦軸）と累積印加時間（横軸）との関係を
示す図である。
【図１４】従来の半導体記憶装置の構成を示す断面図で
ある。
ある。
１ Ｐ型シリコン基板 ２ Ｎ型ソース領域 ３ Ｎ型ドレイン領域 ４ ゲート絶縁膜 ５ ゲート電極 ６ Ｎ型ＭＯＳ型トランジスタ（メモリセル選択用
トランジスタ） ７ 素子分離用絶縁膜 ８ 第一の層間絶縁膜 ９ 第一のコンタクトホール １０ コンタクトプラグ １２ 第二の層間絶縁膜 １３ 第二のコンタクトホール １５ 第一の非晶質シリコン膜 １６ ＨＳＧ １７ 下部電極 １８ バリア膜 １９ シリコン酸化膜（容量絶縁膜） ２０ 上部電極 ２１ 容量素子 ２６ 高不純物濃度層 ２７ 化学酸化膜
トランジスタ） ７ 素子分離用絶縁膜 ８ 第一の層間絶縁膜 ９ 第一のコンタクトホール １０ コンタクトプラグ １２ 第二の層間絶縁膜 １３ 第二のコンタクトホール １５ 第一の非晶質シリコン膜 １６ ＨＳＧ １７ 下部電極 １８ バリア膜 １９ シリコン酸化膜（容量絶縁膜） ２０ 上部電極 ２１ 容量素子 ２６ 高不純物濃度層 ２７ 化学酸化膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平11−233735（ＪＰ，Ａ) 特開 平11−145425（ＪＰ，Ａ) 特開 平11−68060（ＪＰ，Ａ) 特開 平10−275901（ＪＰ，Ａ) 特開 平８−264732（ＪＰ，Ａ) 特開 平11−177031（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/108
Claims (4)
- 【請求項１】 半導体基板上にメモリセル選択用トラン
ジスタを形成した後、該メモリセル選択用トランジスタ
の一動作領域に接続されるように容量素子を形成してメ
モリセルを構成する半導体記憶装置の製造方法であっ
て、 前記半導体基板上に前記メモリセル選択用トランジスタ
を形成した後、前記半導体基板上に層間絶縁膜を形成す
る層間絶縁膜形成工程と、 前記層間絶縁膜にコンタクトホールを形成した後、該コ
ンタクトホールに前記メモリセル選択用トランジスタの
一動作領域に接続されるように前記容量素子の下部電極
を形成する下部電極形成工程と、 前記下部電極の上に前記容量素子の容量絶縁膜を形成す
る容量絶縁膜形成工程と、 前記半導体基板をファーネス炉内で、所定の温度で、所
定の時間酸化する酸化処理工程と、 前記容量絶縁膜上に前記容量素子の上部電極を形成する
上部電極形成工程とを含み、かつ、 前記下部電極形成工程が、前記層間絶縁膜のコンタクト
ホールに第一の非晶質シリコン膜を形成する第一の段階
と、該第一の段階にて形成された前記第一の非晶質シリ
コン膜上に微結晶を含む第二の非晶質シリコン膜を形成
して、該第二の非晶質シリコン膜に含まれる微結晶を核
としてＨＳＧ（半球状粒子）を形成する第二の段階と、
該第二の段階にて形成された前記ＨＳＧに不純物を拡散
させる第三の段階と、該第三の段階完了後、前記ＨＳＧ
の表面層を除去する第四の段階とを含んでなると共に、 前記第三の段階では、反応装置内にフォスフィンガスを
導入し、前記ＨＳＧに燐の拡散を開始し、所定の時間ア
ニール処理を行った後、前記フォスフィンガスの導入を
継続させたままで、アニール処理温度を下降させること
を特徴とする半導体記憶装置の製造方法。 - 【請求項２】 前記酸化処理工程では、前記半導体基板
をファーネス炉内で、７００〜７８０℃で、３０〜５０
分間酸化することを特徴とする請求項１記載の半導体記
憶装置の製造方法。 - 【請求項３】 前記下部電極形成工程では、前記第四の
段階の後に、前記ＨＳＧ表面の化学酸化膜を除去する第
五の段階が付加されてなることを特徴とする請求項１記
載の半導体記憶装置の製造方法。 - 【請求項４】 前記第五の段階では、前記ＨＳＧ又は下
部電極材と前記化学酸化膜との選択比を有するエッチン
グ液で処理することを特徴とする請求項３記載の半導体
記憶装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25788199A JP3324579B2 (ja) | 1999-09-10 | 1999-09-10 | 半導体記憶装置の製造方法 |
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| US09/658,986 US6436761B1 (en) | 1999-09-10 | 2000-09-11 | Method for manufacturing semiconductor memory devices |
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|---|---|---|---|
| JP25788199A JP3324579B2 (ja) | 1999-09-10 | 1999-09-10 | 半導体記憶装置の製造方法 |
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|---|---|
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