JP3347027B2 - 絶縁ゲート電界効果トランジスタ - Google Patents
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
- H—ELECTRICITY
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-
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体デバ
イスに関し、より具体的には電界効果トランジスタの形
成に関する。
イスに関し、より具体的には電界効果トランジスタの形
成に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）チップ設計の主な目的
は、高性能と高密度である。チップ設計者がこのような
目標の両方に接近する方法は、デバイスおよびデバイス
・フィーチャをより小さくすることである。デバイス・
フィーチャ（およびその他の回路フィーチャ）が小さけ
れば小さいほど、より密集して複数の回路デバイスをひ
とまとめにパッキングすることができ、その結果、回路
密度が高くなる。回路デバイスのパッキングが密集すれ
ばするほど、配線負荷が低くなり、その結果、回路が高
速化し、すなわち、回路のパフォーマンスが高くなる。
このため、半導体プロセス設計者は、デバイス・フィー
チャを縮小してデバイスをより小さくすることに専念す
る。
は、高性能と高密度である。チップ設計者がこのような
目標の両方に接近する方法は、デバイスおよびデバイス
・フィーチャをより小さくすることである。デバイス・
フィーチャ（およびその他の回路フィーチャ）が小さけ
れば小さいほど、より密集して複数の回路デバイスをひ
とまとめにパッキングすることができ、その結果、回路
密度が高くなる。回路デバイスのパッキングが密集すれ
ばするほど、配線負荷が低くなり、その結果、回路が高
速化し、すなわち、回路のパフォーマンスが高くなる。
このため、半導体プロセス設計者は、デバイス・フィー
チャを縮小してデバイスをより小さくすることに専念す
る。
【０００３】電界効果トランジスタ（ＦＥＴ）のチャネ
ル長を縮小するだけで、つきぬけ電圧およびしきい電圧
（Ｖt）などのデバイス特性はデバイスが使用不能にな
る点まで変化する。このため、チャネル・ドーピング、
ソース／ドレイン・ドーピング、ゲート酸化物の厚さな
ど、その他のデバイス・パラメータを変更して、デバイ
ス特性の変化を補正する。通常、チャネル・ドーピング
・プロファイルは、チャネルの短縮の影響（短いチャネ
ルの影響）を補正するように変更する。しかし、ドーピ
ング・プロファイルの変化によってＶtが上昇するの
で、ドーピング・プロファイルの変化は通常、Ｖtを低
下させるためのゲート酸化物の薄膜化を伴う。ゲート酸
化物を薄くすると、チャネル上のゲートからの電界が増
大する。その結果、単位面積当たりのゲート・キャパシ
タンスが増加し、ゲート面積が減少し、チャネル・トラ
ンスコンダクタンスが増加する。また、回路の全体的な
パフォーマンスは向上する。
ル長を縮小するだけで、つきぬけ電圧およびしきい電圧
（Ｖt）などのデバイス特性はデバイスが使用不能にな
る点まで変化する。このため、チャネル・ドーピング、
ソース／ドレイン・ドーピング、ゲート酸化物の厚さな
ど、その他のデバイス・パラメータを変更して、デバイ
ス特性の変化を補正する。通常、チャネル・ドーピング
・プロファイルは、チャネルの短縮の影響（短いチャネ
ルの影響）を補正するように変更する。しかし、ドーピ
ング・プロファイルの変化によってＶtが上昇するの
で、ドーピング・プロファイルの変化は通常、Ｖtを低
下させるためのゲート酸化物の薄膜化を伴う。ゲート酸
化物を薄くすると、チャネル上のゲートからの電界が増
大する。その結果、単位面積当たりのゲート・キャパシ
タンスが増加し、ゲート面積が減少し、チャネル・トラ
ンスコンダクタンスが増加する。また、回路の全体的な
パフォーマンスは向上する。
【０００４】残念ながら、デバイス・フィーチャが縮小
するので、現在のものより大きい従来のデバイスについ
てこれまで表面的な欠陥と見なされていたものは重大な
きずになる。ゲート酸化物を薄くすると、デバイスがこ
のような欠陥の影響を受けやすくなり、チップの歩留ま
りを低減し、チップの信頼性を損なうような漏れや欠陥
を引き起こす。歩留まりの損失に関連するチップ・コス
トの増加は定量化しやすいものである。というのは、チ
ップ数が減少してもそこから完全なウェハ・コストを回
収しなければならないからである。信頼性の低下に関連
するコスト、通常の使用中に故障したチップによるコス
トは、さらに費用のかかる問題である。このような信頼
性の障害がより多くの費用を要するものになる理由は、
それによりシステム・ダウン時間が発生するからであ
り、多くのチップを含む組立て済みシステムから故障し
た構成要素を見つけることに関連して現場のコストが発
生するからである。
するので、現在のものより大きい従来のデバイスについ
てこれまで表面的な欠陥と見なされていたものは重大な
きずになる。ゲート酸化物を薄くすると、デバイスがこ
のような欠陥の影響を受けやすくなり、チップの歩留ま
りを低減し、チップの信頼性を損なうような漏れや欠陥
を引き起こす。歩留まりの損失に関連するチップ・コス
トの増加は定量化しやすいものである。というのは、チ
ップ数が減少してもそこから完全なウェハ・コストを回
収しなければならないからである。信頼性の低下に関連
するコスト、通常の使用中に故障したチップによるコス
トは、さらに費用のかかる問題である。このような信頼
性の障害がより多くの費用を要するものになる理由は、
それによりシステム・ダウン時間が発生するからであ
り、多くのチップを含む組立て済みシステムから故障し
た構成要素を見つけることに関連して現場のコストが発
生するからである。
【０００５】図１は、６４ＭのＤＲＡＭプロセスに構築
されたＦＥＴの断面図である。ＦＥＴ１０２の両側に
は、それを隣接ＦＥＴから分離する２つの深型トレンチ
１００が設けられている。トレンチ１００の側壁１０６
に沿った酸化物カラー１０４は、トレンチを充填するポ
リシリコン１０８からＦＥＴ１０２を分離するもので、
たとえば、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）セル・キャパシタの記憶プレートである。
ＦＥＴ１０２のゲートは、薄いゲート酸化物層１１２を
越えてＦＥＴ１０２の幅の分だけ伸びているポリシリコ
ン・ワード線１１０によって形成される。ＦＥＴのドレ
インからソース（図示せず）への電流は、ポリシリコン
・ゲートおよびワード線１１０に対して垂直である。
されたＦＥＴの断面図である。ＦＥＴ１０２の両側に
は、それを隣接ＦＥＴから分離する２つの深型トレンチ
１００が設けられている。トレンチ１００の側壁１０６
に沿った酸化物カラー１０４は、トレンチを充填するポ
リシリコン１０８からＦＥＴ１０２を分離するもので、
たとえば、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）セル・キャパシタの記憶プレートである。
ＦＥＴ１０２のゲートは、薄いゲート酸化物層１１２を
越えてＦＥＴ１０２の幅の分だけ伸びているポリシリコ
ン・ワード線１１０によって形成される。ＦＥＴのドレ
インからソース（図示せず）への電流は、ポリシリコン
・ゲートおよびワード線１１０に対して垂直である。
【０００６】余分な酸化物をカラー１０４から除去する
と、チャネルの両側に凹部１１４が形成されている。さ
らに、カラー１０４の酸化物形成によって、チャネルの
側面１１６が丸くなっている。その結果、チャネル１０
２は、中心部がほぼ平面になっているが、その側面１１
６は丸くなっている。凹部１１４と丸みは、より大きい
フィーチャ付きＦＥＴにとって表面的な人為構造と見な
されていたきずである。しかし、６４ＭのＤＲＡＭプロ
セスの場合、これは表面的なものではない。凹部内およ
び丸みを付けた側面１１４上のポリシリコンにより電界
が強化されるので、それはチャネルの他の部分よりもか
なり強くなる。この電界の増大の結果として、チャネル
側面はチャネルの残りの部分より低いＶtを有すること
になる。このため、チャネルは、ゲート／ソース間電圧
（Ｖgs）が１種類で均一の場合、オンにならない。むし
ろ、側面１１４は、ＦＥＴ１０２の残りの部分より先に
オンになり、後でオフになる（すなわち、Ｖgsが小さい
場合）。
と、チャネルの両側に凹部１１４が形成されている。さ
らに、カラー１０４の酸化物形成によって、チャネルの
側面１１６が丸くなっている。その結果、チャネル１０
２は、中心部がほぼ平面になっているが、その側面１１
６は丸くなっている。凹部１１４と丸みは、より大きい
フィーチャ付きＦＥＴにとって表面的な人為構造と見な
されていたきずである。しかし、６４ＭのＤＲＡＭプロ
セスの場合、これは表面的なものではない。凹部内およ
び丸みを付けた側面１１４上のポリシリコンにより電界
が強化されるので、それはチャネルの他の部分よりもか
なり強くなる。この電界の増大の結果として、チャネル
側面はチャネルの残りの部分より低いＶtを有すること
になる。このため、チャネルは、ゲート／ソース間電圧
（Ｖgs）が１種類で均一の場合、オンにならない。むし
ろ、側面１１４は、ＦＥＴ１０２の残りの部分より先に
オンになり、後でオフになる（すなわち、Ｖgsが小さい
場合）。
【０００７】この状態は論理回路では無視してもよいも
のであるが、パス・ゲート・チャネルの漏れを増加する
ので、ＤＲＡＭパス・ゲートでは受け入れられないもの
である。パス・ゲート・チャネルの漏れにより、記憶プ
レート上の蓄積電荷をより速い速度で消費することにな
る。これは、ＤＲＡＭ保持時間、すなわち、補強または
リフレッシュする必要なしにＤＲＡＭセルにデータを格
納できる時間の長さを短縮する。一般に、リフレッシュ
中はＤＲＡＭがアクセス不能または使用不能になるの
で、リフレッシュ頻度は最小限になっている。しかし、
保持時間が短いＤＲＡＭセルの場合、保持時間が長いセ
ルより頻繁にリフレッシュしなければならない。その結
果、保持時間が短いことは望ましくない。したがって、
チャネルの漏れを最小限にし、そのため、ＤＲＡＭ用の
プレーナ・チャネルを備えたＦＥＴを作成することが重
要である。
のであるが、パス・ゲート・チャネルの漏れを増加する
ので、ＤＲＡＭパス・ゲートでは受け入れられないもの
である。パス・ゲート・チャネルの漏れにより、記憶プ
レート上の蓄積電荷をより速い速度で消費することにな
る。これは、ＤＲＡＭ保持時間、すなわち、補強または
リフレッシュする必要なしにＤＲＡＭセルにデータを格
納できる時間の長さを短縮する。一般に、リフレッシュ
中はＤＲＡＭがアクセス不能または使用不能になるの
で、リフレッシュ頻度は最小限になっている。しかし、
保持時間が短いＤＲＡＭセルの場合、保持時間が長いセ
ルより頻繁にリフレッシュしなければならない。その結
果、保持時間が短いことは望ましくない。したがって、
チャネルの漏れを最小限にし、そのため、ＤＲＡＭ用の
プレーナ・チャネルを備えたＦＥＴを作成することが重
要である。
【０００８】
【発明が解決しようとする課題】本発明の一目的は、Ｆ
ＥＴチャネルの漏れを低減することにある。
ＥＴチャネルの漏れを低減することにある。
【０００９】本発明の他の目的は、ＦＥＴのしきい電圧
のチャネル変動を低減することにある。
のチャネル変動を低減することにある。
【００１０】本発明の他の目的は、ＤＲＡＭセルの保持
時間を増加することにある。
時間を増加することにある。
【００１１】本発明の他の目的は、ＦＥＴのフィーチャ
・サイズを低減することにある。
・サイズを低減することにある。
【００１２】本発明の他の目的は、ＤＲＡＭセルの保持
時間を削減せずに、ＦＥＴのフィーチャ・サイズを低減
することにある。
時間を削減せずに、ＦＥＴのフィーチャ・サイズを低減
することにある。
【００１３】本発明の他の目的は、チャネルの漏れを増
加させずに、ＦＥＴのフィーチャ・サイズを低減するこ
とにある。
加させずに、ＦＥＴのフィーチャ・サイズを低減するこ
とにある。
【００１４】本発明の他の目的は、フィーチャ・サイズ
を低減したＦＥＴ上でしきい電圧の均一性を向上するこ
とにある。
を低減したＦＥＴ上でしきい電圧の均一性を向上するこ
とにある。
【００１５】本発明の他の目的は、フィーチャ・サイズ
を低減したＦＥＴのＤＲＡＭセルの保持時間を損なわず
に、チャネルの漏れおよびしきい電圧の変動を低減する
ことにある。
を低減したＦＥＴのＤＲＡＭセルの保持時間を損なわず
に、チャネルの漏れおよびしきい電圧の変動を低減する
ことにある。
【００１６】
【課題を解決するための手段】本発明は、電界効果トラ
ンジスタ（ＦＥＴ）である。好ましい電界効果トランジ
スタ（ＦＥＴ）は、半導体基板、好ましくはシリコン上
に形成される。これは、両側の分離トレンチと、分離ト
レンチ内のＦＥＴの側面に沿ったＯＮＯ層とを有する。
ＯＮＯ層はカリウムを含む。ＯＮＯ層側のＦＥＴ側面に
沿ったゲート酸化物はチャネルの中心のゲート酸化物よ
り厚い。
ンジスタ（ＦＥＴ）である。好ましい電界効果トランジ
スタ（ＦＥＴ）は、半導体基板、好ましくはシリコン上
に形成される。これは、両側の分離トレンチと、分離ト
レンチ内のＦＥＴの側面に沿ったＯＮＯ層とを有する。
ＯＮＯ層はカリウムを含む。ＯＮＯ層側のＦＥＴ側面に
沿ったゲート酸化物はチャネルの中心のゲート酸化物よ
り厚い。
【００１７】
【発明の実施の形態】本発明は、ＦＥＴと、ＦＥＴを形
成するプロセスである。本発明のＦＥＴは、チャネルの
内部よりチャネルの側面に沿った部分の方がゲート酸化
物が厚くなっている。チャネル領域の両側に形成された
酸化ケイ素−窒化ケイ素−酸化ケイ素（ＯＮＯ）の層
は、局部的な酸化物の形成を強化する触媒を含む。好ま
しい触媒はカリウムである。
成するプロセスである。本発明のＦＥＴは、チャネルの
内部よりチャネルの側面に沿った部分の方がゲート酸化
物が厚くなっている。チャネル領域の両側に形成された
酸化ケイ素−窒化ケイ素−酸化ケイ素（ＯＮＯ）の層
は、局部的な酸化物の形成を強化する触媒を含む。好ま
しい触媒はカリウムである。
【００１８】図２ないし図７は、本質的には図７に示す
通りである好ましい実施例のＦＥＴを形成する際のステ
ップを表している。まず、図２では、半導体層（または
ウェハ）１２２内に深型トレンチ１２０を形成する。ト
レンチ１２０を形成する前に、層スタック１２１で表さ
れるパッド誘電体スタックを半導体層１２２の上に形成
する。ＦＥＴ領域１２４を分離し規定するために、パッ
ド・スタック１２１を貫通してウェハ１２２内部にトレ
ンチ１２０をエッチングする。ＦＥＴのチャネル、ソー
ス、ドレインはこのように規定したＦＥＴ領域１２４内
に形成される。半導体層はシリコンであることが好まし
い。好ましい実施例のＦＥＴは、完成すると、ダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルの
パスゲート・トランジスタになる。ＤＲＡＭセルの記憶
キャパシタ・プレートをトレンチ１２０内に形成する。
通りである好ましい実施例のＦＥＴを形成する際のステ
ップを表している。まず、図２では、半導体層（または
ウェハ）１２２内に深型トレンチ１２０を形成する。ト
レンチ１２０を形成する前に、層スタック１２１で表さ
れるパッド誘電体スタックを半導体層１２２の上に形成
する。ＦＥＴ領域１２４を分離し規定するために、パッ
ド・スタック１２１を貫通してウェハ１２２内部にトレ
ンチ１２０をエッチングする。ＦＥＴのチャネル、ソー
ス、ドレインはこのように規定したＦＥＴ領域１２４内
に形成される。半導体層はシリコンであることが好まし
い。好ましい実施例のＦＥＴは、完成すると、ダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルの
パスゲート・トランジスタになる。ＤＲＡＭセルの記憶
キャパシタ・プレートをトレンチ１２０内に形成する。
【００１９】図３では、パッド・スタック１２１上かつ
トレンチ１２０内にＯＮＯ層１２６を共形的に形成す
る。単一層と言われているが、ＯＮＯ層１２６は２つの
薄い酸化物層の間に１つの薄い窒化物層が挟まれている
ものであると理解されたい。ＯＮＯ層１２６はトレンチ
１２０に裏打ちし、ウェハ１２２の表面１２８を通過
し、パッド・スタック１２１に沿った各トレンチ１２０
の両側に沿って垂直に伸びている。次に、ＯＮＯ層１２
６の上にＮ+ポリシリコン（ポリ）層１３０を付着させ
る。
トレンチ１２０内にＯＮＯ層１２６を共形的に形成す
る。単一層と言われているが、ＯＮＯ層１２６は２つの
薄い酸化物層の間に１つの薄い窒化物層が挟まれている
ものであると理解されたい。ＯＮＯ層１２６はトレンチ
１２０に裏打ちし、ウェハ１２２の表面１２８を通過
し、パッド・スタック１２１に沿った各トレンチ１２０
の両側に沿って垂直に伸びている。次に、ＯＮＯ層１２
６の上にＮ+ポリシリコン（ポリ）層１３０を付着させ
る。
【００２０】図４では、ポリシリコン１３２がトレンチ
１２０内にのみ残るように、パッド・スタック１２１の
上からポリシリコン層１３０を除去する。ポリシリコン
層１３０は、化学的機械的研磨（ＣＭＰ）を使用して除
去することが好ましい。ポリシリコン層１２６を研磨す
ると、パッド・スタック１２１上にあるＯＮＯ層１２４
の大部分も除去され、ＯＮＯは主にトレンチ１２０内に
残ることになる。ＣＭＰ後、パッド・スタック１２１か
ら残留ＯＮＯ層１２４を除去する。次に、残りのポリシ
リコン１３０をエッチングし、続いて反応性イオン・エ
ッチング（ＲＩＥ）を行って、トレンチ内の残りのポリ
シリコン１３２がウェハ表面１２８より下に、好ましく
は１．３μｍ程度、へこませる。ポリシリコン層１３０
を除去するための好ましいスラリは、好ましくはＫＯＨ
が０．１％未満の水酸化カリウム中のポリ・スラリであ
る。ＯＮＯ層１２６内の窒化ケイ素は、スラリ内のカリ
ウムに対する拡散バリヤである。このため、カリウムは
外部酸化物を通ってＯＮＯ層１２６内に拡散し、窒化物
に集まる。任意で、集まったカリウムのレベルを上げる
ために、ＫＯＨ溶液のタンク内にウェハを浸漬すること
もできる。
１２０内にのみ残るように、パッド・スタック１２１の
上からポリシリコン層１３０を除去する。ポリシリコン
層１３０は、化学的機械的研磨（ＣＭＰ）を使用して除
去することが好ましい。ポリシリコン層１２６を研磨す
ると、パッド・スタック１２１上にあるＯＮＯ層１２４
の大部分も除去され、ＯＮＯは主にトレンチ１２０内に
残ることになる。ＣＭＰ後、パッド・スタック１２１か
ら残留ＯＮＯ層１２４を除去する。次に、残りのポリシ
リコン１３０をエッチングし、続いて反応性イオン・エ
ッチング（ＲＩＥ）を行って、トレンチ内の残りのポリ
シリコン１３２がウェハ表面１２８より下に、好ましく
は１．３μｍ程度、へこませる。ポリシリコン層１３０
を除去するための好ましいスラリは、好ましくはＫＯＨ
が０．１％未満の水酸化カリウム中のポリ・スラリであ
る。ＯＮＯ層１２６内の窒化ケイ素は、スラリ内のカリ
ウムに対する拡散バリヤである。このため、カリウムは
外部酸化物を通ってＯＮＯ層１２６内に拡散し、窒化物
に集まる。任意で、集まったカリウムのレベルを上げる
ために、ＫＯＨ溶液のタンク内にウェハを浸漬すること
もできる。
【００２１】このようにＫＯＨを含むスラリによるポリ
シリコン層１３０の研磨ステップと、任意の浸漬ステッ
プは、従来の半導体チップ製造の慣行とは対照的であ
る。カリウムはシリコン内に容易に拡散するので、半導
体チップ製造では、通常、このようなカリウムの使い方
を避けている。したがって、ＫＯＨシリコンを使用する
と、実際上、シリコンを損ない、ＦＥＴの形成にそれが
使用できなくなるはずである。しかし、ＯＮＯ層１２６
はカリウムの拡散をブロックし、むしろ、外部酸化物と
窒化物との間の境界面に沿ってカリウムを集める。
シリコン層１３０の研磨ステップと、任意の浸漬ステッ
プは、従来の半導体チップ製造の慣行とは対照的であ
る。カリウムはシリコン内に容易に拡散するので、半導
体チップ製造では、通常、このようなカリウムの使い方
を避けている。したがって、ＫＯＨシリコンを使用する
と、実際上、シリコンを損ない、ＦＥＴの形成にそれが
使用できなくなるはずである。しかし、ＯＮＯ層１２６
はカリウムの拡散をブロックし、むしろ、外部酸化物と
窒化物との間の境界面に沿ってカリウムを集める。
【００２２】次に、図５では、ＯＮＯ層１２６に沿って
ポリシリコン１３２の上のトレンチ１２０内に酸化物カ
ラー１３４を選択的に形成する。カラー１３４の形成
後、ウェハ１２２上にもう１つのＮ+ポリシリコン層１
３６を形成する。この第２のポリシリコン層１３６によ
り、トレンチ１２０にポリシリコンが再充填される。
ポリシリコン１３２の上のトレンチ１２０内に酸化物カ
ラー１３４を選択的に形成する。カラー１３４の形成
後、ウェハ１２２上にもう１つのＮ+ポリシリコン層１
３６を形成する。この第２のポリシリコン層１３６によ
り、トレンチ１２０にポリシリコンが再充填される。
【００２３】図６では、ポリシリコン１４０がトレンチ
１２０内にのみ残るように、ＣＭＰおよびＲＩＥを使用
してパッド・スタック１２１からポリシリコン層１３６
を除去する。トレンチ１２０内のポリシリコン１４０
は、ウェハ表面１２８と同一平面であるか、またはそれ
よりわずかにへこんでいる。前のポリシリコン除去ステ
ップと同様、好ましいスラリは、ＫＯＨが０．１％未満
のポリ・スラリである。ＯＮＯ層１２８に沿ったところ
からカリウムが除去されないように注意しながら、露出
したパッド・スタック１２１およびポリシリコン１４０
上で乾燥したＯ2内でスクリーン酸化物層（図示せず）
を成長させる。次に、ＮまたはＰウェル（必要な場合）
を規定する。次に、チャネル調整のために適切なドーパ
ント（複数も可）をイオン注入する。次に、シリコン基
板１２２にバルク・ドープするために必要に応じて注入
ドーパントをウェハに拡散する。
１２０内にのみ残るように、ＣＭＰおよびＲＩＥを使用
してパッド・スタック１２１からポリシリコン層１３６
を除去する。トレンチ１２０内のポリシリコン１４０
は、ウェハ表面１２８と同一平面であるか、またはそれ
よりわずかにへこんでいる。前のポリシリコン除去ステ
ップと同様、好ましいスラリは、ＫＯＨが０．１％未満
のポリ・スラリである。ＯＮＯ層１２８に沿ったところ
からカリウムが除去されないように注意しながら、露出
したパッド・スタック１２１およびポリシリコン１４０
上で乾燥したＯ2内でスクリーン酸化物層（図示せず）
を成長させる。次に、ＮまたはＰウェル（必要な場合）
を規定する。次に、チャネル調整のために適切なドーパ
ント（複数も可）をイオン注入する。次に、シリコン基
板１２２にバルク・ドープするために必要に応じて注入
ドーパントをウェハに拡散する。
【００２４】注入ドーパントの拡散後、スクリーン酸化
物層およびパッド・スタック層１２１を除去し、ゲート
酸化物を成長させることができる。トレンチ１２０内の
ＯＮＯ層１２６に沿って存在し、窒化物が集めたカリウ
ムは、シリコン酸化のための触媒である。このため、図
７に示すように、チャネルの側面１４２に沿った部分、
すなわち、ＯＮＯ層１２６に極めて接近した部分の方
が、ゲート酸化物が厚くなる。
物層およびパッド・スタック層１２１を除去し、ゲート
酸化物を成長させることができる。トレンチ１２０内の
ＯＮＯ層１２６に沿って存在し、窒化物が集めたカリウ
ムは、シリコン酸化のための触媒である。このため、図
７に示すように、チャネルの側面１４２に沿った部分、
すなわち、ＯＮＯ層１２６に極めて接近した部分の方
が、ゲート酸化物が厚くなる。
【００２５】次に、分離酸化物１４４を選択的に成長さ
せて、トレンチ１２０内のポリシリコン１４０を後続の
導電層から分離する。最後に、ポリ・ワード線層１４６
を付着させる。いずれかの周知のリソグラフィ法によっ
てポリ・ワード線層１４６にパターン形成する。集積回
路チップ製造で通常使用する方法を使用して、後続のチ
ップ層を形成し、パターン形成して、チップを完成す
る。
せて、トレンチ１２０内のポリシリコン１４０を後続の
導電層から分離する。最後に、ポリ・ワード線層１４６
を付着させる。いずれかの周知のリソグラフィ法によっ
てポリ・ワード線層１４６にパターン形成する。集積回
路チップ製造で通常使用する方法を使用して、後続のチ
ップ層を形成し、パターン形成して、チップを完成す
る。
【００２６】さらに、ゲート酸化物を成長させる前に、
非アレイ領域など、選択したＦＥＴの付近のトレンチか
らＯＮＯ層の一部を除去することができる。これは、た
とえば、浅型トレンチ分離のために浅型トレンチ（アレ
イ分離トレンチ１２０より浅い）を形成するときに、Ｏ
ＮＯ層を選択的にエッチングして除去することによって
行うことができる。したがって、２通りのタイプのＦＥ
Ｔが形成される。アレイ領域内のＦＥＴは、ゲート酸化
物を強化した好ましい実施例のＦＥＴになるはずであ
り、非アレイ領域内のＦＥＴ（またはＯＮＯ層を除去し
た場合）は、強化していないほぼ均一のゲート酸化物層
を有するはずである。
非アレイ領域など、選択したＦＥＴの付近のトレンチか
らＯＮＯ層の一部を除去することができる。これは、た
とえば、浅型トレンチ分離のために浅型トレンチ（アレ
イ分離トレンチ１２０より浅い）を形成するときに、Ｏ
ＮＯ層を選択的にエッチングして除去することによって
行うことができる。したがって、２通りのタイプのＦＥ
Ｔが形成される。アレイ領域内のＦＥＴは、ゲート酸化
物を強化した好ましい実施例のＦＥＴになるはずであ
り、非アレイ領域内のＦＥＴ（またはＯＮＯ層を除去し
た場合）は、強化していないほぼ均一のゲート酸化物層
を有するはずである。
【００２７】実施例 図８は、酸化物の厚さ（Ｔox）の増加とカリウム濃度の
関係を示すグラフである。蓄積したカリウムのレベルが
増加すると、チャネル側面でのゲート酸化物の厚さが増
加する。さらに、ゲート酸化物の厚さのこの増加分は、
側面からチャネル内に水平方向に伸びる。増加した酸化
物の厚さの程度は、垂直方向および水平方向のいずれも
ＯＮＯ層内に集まったカリウムのレベルによって決ま
る。蓄積したカリウムのレベルが十分増加した場合、ゲ
ート酸化物がデバイス全体にわたって厚くなる。厚さの
増加は、ＯＮＯ層１２４から（すなわち、カリウム触媒
から）の水平距離に反比例する。
関係を示すグラフである。蓄積したカリウムのレベルが
増加すると、チャネル側面でのゲート酸化物の厚さが増
加する。さらに、ゲート酸化物の厚さのこの増加分は、
側面からチャネル内に水平方向に伸びる。増加した酸化
物の厚さの程度は、垂直方向および水平方向のいずれも
ＯＮＯ層内に集まったカリウムのレベルによって決ま
る。蓄積したカリウムのレベルが十分増加した場合、ゲ
ート酸化物がデバイス全体にわたって厚くなる。厚さの
増加は、ＯＮＯ層１２４から（すなわち、カリウム触媒
から）の水平距離に反比例する。
【００２８】しかも、成長温度と成長媒体は、カリウム
触媒の存在から得られる局部的な酸化物の厚さの増加量
に影響する。側面から中心への酸化物の厚さの違いはさ
らにもっと顕著である。すなわち、デバイスの側面の方
がデバイスの中心よりかなり厚く、湿ったＯ2内で８０
０℃で成長したゲート酸化物より乾燥したＯ2内で９０
０℃で成長したゲート酸化物の方がかなり厚くなる。
触媒の存在から得られる局部的な酸化物の厚さの増加量
に影響する。側面から中心への酸化物の厚さの違いはさ
らにもっと顕著である。すなわち、デバイスの側面の方
がデバイスの中心よりかなり厚く、湿ったＯ2内で８０
０℃で成長したゲート酸化物より乾燥したＯ2内で９０
０℃で成長したゲート酸化物の方がかなり厚くなる。
【００２９】図９は、先行技術によりＯ2内で９００℃
で成長させたＦＥＴの一隅（側面の断面）の透過電子顕
微鏡（ＴＥＭ）の画像である。この先行技術のＦＥＴの
場合、隅のＴox（チャネルの側面に沿ったＴox）は中心
のＴox（チャネルの中心）より８％薄い。したがって、
この先行技術のＦＥＴでは、このように隅のＴoxの方が
より薄く、上部チャネル領域に沿った水平方向と（トレ
ンチ内の）側面に沿った垂直方向の両方にポリシリコン
からの電界がより強いことにより、隅のＶtが低くなっ
ている。
で成長させたＦＥＴの一隅（側面の断面）の透過電子顕
微鏡（ＴＥＭ）の画像である。この先行技術のＦＥＴの
場合、隅のＴox（チャネルの側面に沿ったＴox）は中心
のＴox（チャネルの中心）より８％薄い。したがって、
この先行技術のＦＥＴでは、このように隅のＴoxの方が
より薄く、上部チャネル領域に沿った水平方向と（トレ
ンチ内の）側面に沿った垂直方向の両方にポリシリコン
からの電界がより強いことにより、隅のＶtが低くなっ
ている。
【００３０】図１０は、本発明により湿ったＯ2内で８
００℃で成長させたＦＥＴの隅のＴＥＭ画像である。こ
の好ましい実施例のＦＥＴの場合、隅のＴoxの方が中心
のＴoxより３０％厚い。したがって、Ｖtは先行技術の
ＦＥＴのものよりチャネル側面に沿って上昇する。さら
に、隅のＴoxの方が厚いことにより、電界はいくらか減
衰する。
００℃で成長させたＦＥＴの隅のＴＥＭ画像である。こ
の好ましい実施例のＦＥＴの場合、隅のＴoxの方が中心
のＴoxより３０％厚い。したがって、Ｖtは先行技術の
ＦＥＴのものよりチャネル側面に沿って上昇する。さら
に、隅のＴoxの方が厚いことにより、電界はいくらか減
衰する。
【００３１】図１１は、乾燥したＯ2内で９００℃で成
長させた好ましい実施例のＦＥＴの隅のＴＥＭ画像であ
る。この好ましい実施例のＦＥＴの場合、隅のＴoxの方
が中心のＴoxより７０％厚い。この好ましいＦＥＴの側
面に沿った酸化物が厚くなっていることにより、隅のＶ
tがほぼ中心チャネルのＶtまで上昇する。
長させた好ましい実施例のＦＥＴの隅のＴＥＭ画像であ
る。この好ましい実施例のＦＥＴの場合、隅のＴoxの方
が中心のＴoxより７０％厚い。この好ましいＦＥＴの側
面に沿った酸化物が厚くなっていることにより、隅のＶ
tがほぼ中心チャネルのＶtまで上昇する。
【００３２】図１２の表は、先行技術の１０μｍ幅のＦ
ＥＴの電気パラメータと好ましい実施例の１０μｍのＦ
ＥＴとの比較であり、それぞれのＦＥＴはほぼ同一条件
下で別々のウェハ上のチップ位置で成長させたものであ
る。両方のデバイスはほぼ同一の中心チャネルＶtとほ
ぼ同一のオン電流（Ｉds）とを有するが、好ましいＦＥ
Ｔの隅のＶtは中心チャネルＶtとほぼ等しい。対照する
と、先行技術のＦＥＴの隅のＶtは好ましい実施例のＦ
ＥＴの隅のＶtの７５％である。このため、好ましい実
施例のデバイスの場合、２５６ｍｓでの保持歩留まり
（その電荷がセル内に保持される時間）は先行技術のＦ
ＥＴのものより２．６倍多い。
ＥＴの電気パラメータと好ましい実施例の１０μｍのＦ
ＥＴとの比較であり、それぞれのＦＥＴはほぼ同一条件
下で別々のウェハ上のチップ位置で成長させたものであ
る。両方のデバイスはほぼ同一の中心チャネルＶtとほ
ぼ同一のオン電流（Ｉds）とを有するが、好ましいＦＥ
Ｔの隅のＶtは中心チャネルＶtとほぼ等しい。対照する
と、先行技術のＦＥＴの隅のＶtは好ましい実施例のＦ
ＥＴの隅のＶtの７５％である。このため、好ましい実
施例のデバイスの場合、２５６ｍｓでの保持歩留まり
（その電荷がセル内に保持される時間）は先行技術のＦ
ＥＴのものより２．６倍多い。
【００３３】好ましい実施例に関して本発明を説明して
きたが、本発明の精神を逸脱せずに数多くの変形および
変更が当業者には思いつくことを理解されたい。また、
請求項の範囲は、本発明の精神の範囲内に含まれるよう
な変更および変形を含むものとする。
きたが、本発明の精神を逸脱せずに数多くの変形および
変更が当業者には思いつくことを理解されたい。また、
請求項の範囲は、本発明の精神の範囲内に含まれるよう
な変更および変形を含むものとする。
【００３４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３５】（１）半導体基板上にあり、両側に分離ト
レンチを有する電界効果トランジスタ（ＦＥＴ）におい
て、前記ＦＥＴが、前記分離トレンチ内の前記ＦＥＴの
それぞれの前記側面に沿った誘電体層を含み、前記誘電
体層が酸化触媒を含み、前記各ＦＥＴ側面に沿ったゲー
ト酸化物であって、前記ＦＥＴの側面間のゲート酸化物
より厚いゲート酸化物をさらに含むことを特徴とする、
電界効果トランジスタ。 （２）前記誘電体層が酸化物−窒化物−酸化物（ＯＮ
Ｏ）の層であることを特徴とする、上記（１）に記載の
ＦＥＴ。 （３）前記酸化触媒がカリウムであることを特徴とす
る、上記（１）に記載のＦＥＴ。 （４）前記酸化触媒がカリウムであることを特徴とす
る、上記（２）に記載のＦＥＴ。 （５）前記各ＦＥＴ側面の前記ＯＮＯ層に沿った酸化物
カラーをさらに含むことを特徴とする、上記（４）に記
載のＦＥＴ。 （６）半導体基板上にあり、両側に分離トレンチを有す
る電界効果トランジスタ（ＦＥＴ）において、前記ＦＥ
Ｔが、前記分離トレンチ内の前記ＦＥＴの側面に沿った
ＯＮＯ層と、前記ＯＮＯ層内のカリウムと、前記ＯＮＯ
層の前記ＦＥＴ側面に沿ったゲート酸化物であって、前
記ＦＥＴの側面間のゲート酸化物より厚いゲート酸化物
とを含むことを特徴とする、電界効果トランジスタ。 （７）前記ＯＮＯ層に沿った酸化物カラーをさらに含む
ことを特徴とする、上記（６）に記載のＦＥＴ。
レンチを有する電界効果トランジスタ（ＦＥＴ）におい
て、前記ＦＥＴが、前記分離トレンチ内の前記ＦＥＴの
それぞれの前記側面に沿った誘電体層を含み、前記誘電
体層が酸化触媒を含み、前記各ＦＥＴ側面に沿ったゲー
ト酸化物であって、前記ＦＥＴの側面間のゲート酸化物
より厚いゲート酸化物をさらに含むことを特徴とする、
電界効果トランジスタ。 （２）前記誘電体層が酸化物−窒化物−酸化物（ＯＮ
Ｏ）の層であることを特徴とする、上記（１）に記載の
ＦＥＴ。 （３）前記酸化触媒がカリウムであることを特徴とす
る、上記（１）に記載のＦＥＴ。 （４）前記酸化触媒がカリウムであることを特徴とす
る、上記（２）に記載のＦＥＴ。 （５）前記各ＦＥＴ側面の前記ＯＮＯ層に沿った酸化物
カラーをさらに含むことを特徴とする、上記（４）に記
載のＦＥＴ。 （６）半導体基板上にあり、両側に分離トレンチを有す
る電界効果トランジスタ（ＦＥＴ）において、前記ＦＥ
Ｔが、前記分離トレンチ内の前記ＦＥＴの側面に沿った
ＯＮＯ層と、前記ＯＮＯ層内のカリウムと、前記ＯＮＯ
層の前記ＦＥＴ側面に沿ったゲート酸化物であって、前
記ＦＥＴの側面間のゲート酸化物より厚いゲート酸化物
とを含むことを特徴とする、電界効果トランジスタ。 （７）前記ＯＮＯ層に沿った酸化物カラーをさらに含む
ことを特徴とする、上記（６）に記載のＦＥＴ。
【図１】先行技術の製造プロセスによって作成されたＤ
ＲＡＭ内のＦＥＴの断面図である。
ＲＡＭ内のＦＥＴの断面図である。
【図２】好ましい実施例のＦＥＴを形成する際のステッ
プを表す図である。
プを表す図である。
【図３】好ましい実施例のＦＥＴを形成する際のステッ
プを表す図である。
プを表す図である。
【図４】好ましい実施例のＦＥＴを形成する際のステッ
プを表す図である。
プを表す図である。
【図５】好ましい実施例のＦＥＴを形成する際のステッ
プを表す図である。
プを表す図である。
【図６】好ましい実施例のＦＥＴを形成する際のステッ
プを表す図である。
プを表す図である。
【図７】好ましい実施例のＦＥＴを形成する際のステッ
プを表す図である。
プを表す図である。
【図８】酸化物の厚さＴox対カリウムの濃度を示すグラ
フである。
フである。
【図９】先行技術の方法により成長させたＦＥＴの一隅
における透過電子顕微鏡（ＴＥＭ）の画像である。
における透過電子顕微鏡（ＴＥＭ）の画像である。
【図１０】本発明により成長させたＦＥＴのＴＥＭ画像
である。
である。
【図１１】本発明により成長させたＦＥＴのＴＥＭ画像
である。
である。
【図１２】先行技術により成長させたＦＥＴと好ましい
実施例のＦＥＴとの電気パラメータを含む表である。
実施例のＦＥＴとの電気パラメータを含む表である。
１２０ 深型トレンチ １２１ パッド・スタック １２２ 半導体層（またはウェハ） １２４ ＦＥＴ領域 １２６ ＯＮＯ層 １２８ ウェハ表面 １３０ Ｎ+ポリシリコン（ポリ）層 １３２ ポリシリコン １３４ 酸化物カラー １３６ Ｎ+ポリシリコン層 １４０ ポリシリコン １４２ チャネルの側面
フロントページの続き (73)特許権者 591209109 シーメンス アクチェンゲゼルシャフト ＳＩＥＭＥＮＳ ＡＫＴＩＥＮＧＥＳＥ ＬＬＳＣＨＡＦＴ ドイツ連邦共和国 Ｄ−80333 ミュン ヘン ヴィッテルスバッハ−プラッツ ２ (72)発明者 マンフレッド・ハウフ アメリカ合衆国12590 ニューヨーク州 ワッピンガーズ・フォールズ タウン・ ビュー・ドライブ 228 (72)発明者 マックス・ジー・レヴィー アメリカ合衆国12590 ニューヨーク州 ワッピンガーズ・フォールズ セントラ ル・アベニュー 13 (72)発明者 ヴィクター・レイ・ナスタシ アメリカ合衆国12533 ニューヨーク州 ホープウェル・ジャンクション オービ ット・レーン 11 (56)参考文献 特開 平７−99313（ＪＰ，Ａ) 特開 平９−252114（ＪＰ，Ａ) 特開 平８−335627（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/76
Claims (7)
- 【請求項１】半導体基板上の電界効果トランジスタ（Ｆ
ＥＴ）であって、 前記半導体基板内の、離間された第１および第２の分離
トレンチであって、前記第１および第２の分離トレンチ
は、ＦＥＴ領域を画し、さらに当該ＦＥＴ領域の第１お
よび第２の側面をなす側壁を有し、前記ＦＥＴ領域は前
記第１および第２の側面の間に配置される、前記第１お
よび第２の分離トレンチと、 前記分離トレンチ内の前記側壁に沿って該側壁上に設け
られ、酸化触媒の拡散バリア層を含む誘電体層であっ
て、酸化物−窒化物−酸化物（ＯＮＯ）の層からなる誘
電体層と、 前記誘電体層に含まれる酸化触媒と、 前記２つの分離トレンチ間の前記ＦＥＴ領域の表面に直
接形成されたゲート酸化層とを含み、 前記分離トレンチ内の前記側壁上の誘電体層近傍の前記
ゲート酸化層の厚さは、前記ＦＥＴ領域の中央部分の前
記ゲート酸化層の厚さよりも厚いことを特徴とする、Ｆ
ＥＴ。 - 【請求項２】前記拡散バリア層は窒化物層である、請求
項１に記載のＦＥＴ。 - 【請求項３】前記酸化触媒がカリウムである、請求項１
に記載のＦＥＴ。 - 【請求項４】前記カリウムは前記窒化物層に含まれる、
請求項３に記載のＦＥＴ。 - 【請求項５】前記ＦＥＴ領域の第１および第２の側面に
おいて、前記ＯＮＯ層に沿った酸化物カラーをさらに含
むことを特徴とする、請求項４に記載のＦＥＴ。 - 【請求項６】半導体基板上の電界効果トランジスタ（Ｆ
ＥＴ）であって、 前記半導体基板内の、離間された第１および第２の分離
トレンチであって、前記第１および第２の分離トレンチ
は、ＦＥＴ領域を画し、さらに前記ＦＥＴ領域の第１お
よび第２の側面をなす側壁を有し、前記ＦＥＴ領域は前
記第１および第２の側面の間に配置される、前記第１お
よび第２の分離トレンチと、 前記分離トレンチ内の前記側壁に沿って該側壁上に設け
られた、酸化物−窒化物−酸化物（ＯＮＯ）の層と、 前記ＯＮＯ層に含まれる酸化触媒と、 前記２つの分離トレンチ間の前記ＦＥＴ領域の表面に直
接形成されたゲート酸化層とを含み、 前記分離トレンチ内の前記側壁上のＯＮＯ層近傍の前記
ゲート酸化層の厚さは、前記ＦＥＴ領域の中央部分の前
記ゲート酸化層の厚さよりも厚いことを特徴とする、Ｆ
ＥＴ。 - 【請求項７】前記ＯＮＯ層に沿った酸化物カラーをさら
に含むことを特徴とする、請求項６に記載のＦＥＴ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/688,457 US5757059A (en) | 1996-07-30 | 1996-07-30 | Insulated gate field effect transistor |
| US08/688457 | 1996-07-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074829A JPH1074829A (ja) | 1998-03-17 |
| JP3347027B2 true JP3347027B2 (ja) | 2002-11-20 |
Family
ID=24764492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21707997A Expired - Fee Related JP3347027B2 (ja) | 1996-07-30 | 1997-07-28 | 絶縁ゲート電界効果トランジスタ |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5757059A (ja) |
| EP (1) | EP0822591B1 (ja) |
| JP (1) | JP3347027B2 (ja) |
| KR (1) | KR100267431B1 (ja) |
| CN (1) | CN1090821C (ja) |
| DE (1) | DE69738059T2 (ja) |
| SG (1) | SG50866A1 (ja) |
| TW (1) | TW337600B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858866A (en) * | 1996-11-22 | 1999-01-12 | International Business Machines Corportation | Geometrical control of device corner threshold |
| JP4955222B2 (ja) | 2005-05-20 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN101217137B (zh) * | 2007-12-26 | 2011-11-30 | 上海宏力半导体制造有限公司 | 一种提高p阱栅氧化层电学厚度测量精确性的测量结构 |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043024B2 (ja) * | 1978-12-30 | 1985-09-26 | 富士通株式会社 | 半導体装置の製造方法 |
| US4238278A (en) * | 1979-06-14 | 1980-12-09 | International Business Machines Corporation | Polycrystalline silicon oxidation method for making shallow and deep isolation trenches |
| US4356211A (en) * | 1980-12-19 | 1982-10-26 | International Business Machines Corporation | Forming air-dielectric isolation regions in a monocrystalline silicon substrate by differential oxidation of polysilicon |
| IT1211079B (it) * | 1981-07-20 | 1989-09-29 | Sibit S P A Ora Tioxide Italia | Catalizzatori per reazioni di ossido-riduzione fotoassistite. |
| US4571819A (en) * | 1984-11-01 | 1986-02-25 | Ncr Corporation | Method for forming trench isolation structures |
| DD242905A1 (de) * | 1985-11-20 | 1987-02-11 | Halbleiterwerk Veb | Verfahren zur herstellung von thermischen sio tief 2-isolatorschichten |
| JPH0793374B2 (ja) * | 1986-12-18 | 1995-10-09 | 沖電気工業株式会社 | Ｃｍｉｓ型ダイナミツクメモリ装置 |
| JPS6427252A (en) * | 1987-04-13 | 1989-01-30 | Nec Corp | Semiconductor storage device |
| DE68926793T2 (de) * | 1988-03-15 | 1997-01-09 | Toshiba Kawasaki Kk | Dynamischer RAM |
| US4986878A (en) * | 1988-07-19 | 1991-01-22 | Cypress Semiconductor Corp. | Process for improved planarization of the passivation layers for semiconductor devices |
| KR910007181B1 (ko) * | 1988-09-22 | 1991-09-19 | 현대전자산업 주식회사 | Sdtas구조로 이루어진 dram셀 및 그 제조방법 |
| US5248894A (en) * | 1989-10-03 | 1993-09-28 | Harris Corporation | Self-aligned channel stop for trench-isolated island |
| TW199237B (ja) * | 1990-07-03 | 1993-02-01 | Siemens Ag | |
| US5078801A (en) * | 1990-08-14 | 1992-01-07 | Intel Corporation | Post-polish cleaning of oxidized substrates by reverse colloidation |
| JPH05152429A (ja) * | 1991-11-28 | 1993-06-18 | Nec Corp | 半導体装置の製造方法 |
| US5358894A (en) * | 1992-02-06 | 1994-10-25 | Micron Technology, Inc. | Oxidation enhancement in narrow masked field regions of a semiconductor wafer |
| US5217919A (en) * | 1992-03-19 | 1993-06-08 | Harris Corporation | Method of forming island with polysilicon-filled trench isolation |
| US5292679A (en) * | 1992-04-23 | 1994-03-08 | Nippon Steel Corporation | Process for producing a semiconductor memory device having memory cells including transistors and capacitors |
| US5240875A (en) * | 1992-08-12 | 1993-08-31 | North American Philips Corporation | Selective oxidation of silicon trench sidewall |
| US5313419A (en) * | 1993-02-01 | 1994-05-17 | National Semiconductor Corporation | Self-aligned trench isolation scheme for select transistors in an alternate metal virtual ground (AMG) EPROM array |
| US5422294A (en) * | 1993-05-03 | 1995-06-06 | Noble, Jr.; Wendell P. | Method of making a trench capacitor field shield with sidewall contact |
| US5316965A (en) * | 1993-07-29 | 1994-05-31 | Digital Equipment Corporation | Method of decreasing the field oxide etch rate in isolation technology |
| US5397725A (en) * | 1993-10-28 | 1995-03-14 | National Semiconductor Corporation | Method of controlling oxide thinning in an EPROM or flash memory array |
| JP3159850B2 (ja) * | 1993-11-08 | 2001-04-23 | シャープ株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| US5406515A (en) * | 1993-12-01 | 1995-04-11 | International Business Machines Corporation | Method for fabricating low leakage substrate plate trench DRAM cells and devices formed thereby |
| US5536675A (en) * | 1993-12-30 | 1996-07-16 | Intel Corporation | Isolation structure formation for semiconductor circuit fabrication |
| WO1995024054A1 (en) * | 1994-03-01 | 1995-09-08 | Rodel, Inc. | Improved compositions and methods for polishing |
| US5448090A (en) * | 1994-08-03 | 1995-09-05 | International Business Machines Corporation | Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction |
| US5426324A (en) * | 1994-08-11 | 1995-06-20 | International Business Machines Corporation | High capacitance multi-level storage node for high density TFT load SRAMs with low soft error rates |
-
1996
- 1996-07-30 US US08/688,457 patent/US5757059A/en not_active Expired - Fee Related
-
1997
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