JPS6043024B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6043024B2
JPS6043024B2 JP53165804A JP16580478A JPS6043024B2 JP S6043024 B2 JPS6043024 B2 JP S6043024B2 JP 53165804 A JP53165804 A JP 53165804A JP 16580478 A JP16580478 A JP 16580478A JP S6043024 B2 JPS6043024 B2 JP S6043024B2
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Description

【発明の詳細な説明】 本発明は、Ｉ２Ｌ（ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔ
ｉｏｎＬ（）ｇｉＣ）を用いたバイポーラ・スタチツク
ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、そ
の他論理回路として好適な半導体装置の製造方法に関す
る。
従来、Ｉ゜Ｌメモリとして、第１図に見られる”ｎｐｎ
検出形メモリ及び第２図に見られるｐｎｐ検出形メモリ
が知られ、その具体的構成は第３図及び第４図に見られ
る通りである（要すれば特願昭５１−７１８５５号参照
）図に於いて、Ｉはｐ＊厘インジェクタ領域、ＩＷはイ
ンジェクタ領域Ｉのコンタクト部分（窓）、Ｂはｐ＊厘
ベース領域、Ｂｏ、Ｂ、はベース領域Ｂのコンタクト部
分、Ｃはｎ＊厘コレクタ領域、ＣＨＯ、ＣＨ、はラッチ
回路を構成するコレクタ領域Ｃのコンタクト部分、Ｃｓ
ｏ、Ｃｓ、はコレクタ領域ｃのコンタクト部分、Ｃ、Ｏ
’、Ｃｓ、’は検出用ラテラルｐｎｐトランジスタのｐ
＊厘エミッタ領域Ｅのコンタクト部分、Ｄｏ、Ｄ１は検
出用及び書込用ライン、Ｗはインジェクタ領域Ｉを共通
にする語源、またはＷ−は半導体基板内に形成される一
方の共通語線を示している。
尚、各記号に於けるサフイツクスのＲＯＪｒｌＪはラッ
チ回路の０側、１側を表わすものである。前記説明した
従来例に依ると、ラッチ回路の特性をバランスさせるこ
とができるので、トランジスタを駆動する電流は均一に
なり読出し、書込み．のマージンが充分に得られ、そし
て、インジェクタ領域１からラッチ回路の部分に流れる
電流はどの部分に対しても均一になるので、インジェク
ション効率は向上し、良好な特性を期待できる。
ところで、斯かる構成の装置では、そのバター，ンの関
係で、領域を隣接するメモリ・セルと共用することがで
きるので、その分では集積性も向上するが、メモリ・セ
ル自体を小型化するには種々の問題がある。本発明は、
インジェクタ領域をセルフ・アラインメント方式で形成
できるようにして、Ｉ２Ｌメモリ・セルなどの半導体素
子を小型化し、集積度を更に向上しようとするものであ
り、以下これを詳細に説明する。
第５図乃至第１４図は本発明の一実施例の工程；を説明
する半導体装置の要部を表わすものて、いずれに於いて
も、ａが要部平面図、ｂがａの線Ａ一Ａ″に於ける要部
側断面図、ｃがａの線Ｂ−Ｂ″に於ける要部側断面図を
表わしている。
尚、線Ａ−Ｎ１線Ｂ−Ｂ″は第５図ａにのみ記載してあ
，る。次に、これ等の図を参照しつつ記述する。
第５図参照 （１）面指数（１００）のｐ型シリコン半導体基板１に
通常の気相拡散法、イオン注入法等適宜の技．法を採用
してｎ型不純物を導入してｎ＋型層２を形成する。
（２）気相エピタキシャル成長法など適宜の技法を採用
してｎ型シリコン半導体層３を例えば厚さ２〔μｍ〕程
度成長させる。
この半導体層３の．面指数も（１００）になることは当
然てある。（３）例えば熱酸化法を適用して二酸化シリ
コン絶縁膜４（第１の絶膜）を例えば約１４００ＣＡ〕
の，厚さに形成する。（４）例えは化学気相成長法を適
用して窒化シリコン膜５（第２の絶縁膜）を例えば約２
５００ＣＡ〕の厚さに形成する。
（５）例えば通常のフォト・リソグラフィ技術を適用し
て窒化シリコン膜５のパターニングを行なう。
これに依り、後に形成されるベース領域、インジェクタ
領域の部分を覆うマスクが形成されたことになる。第６
図参照 （６）ベース領域が形成される部分を覆つている窒化シ
リコン膜５で囲まれた領域をマスクする為のフォト・レ
ジスト膜６（補助マスク膜）を選択形成する。
（７）窒化シリコン膜５及びフォト・レジスト膜６をマ
スクとして二酸化シリコン絶縁膜４のパターニングを行
なう。
第７図参照 （８）フォト・レジスト膜６を除去してから、窒化シリ
コン膜５及び二酸化シリコン絶縁膜４をマスクとしてｎ
型シリコン半導体層３のエッチングを行ない素子領域を
画定する■溝７を形成する。
この際のエッチング液は異方性エッチング液、例えば水
酸化カリウムを主成分とするものが使用される。該Ｖ溝
７は領域１，Ｉ″，Ｉ″及び１″″″にあつてはｎ＋型
層２に到達しない深さとされ、領域■，■″にあつては
ｎ＋型層２に到達する深さとされる。第８図参照 （９）例えば熱酸化法を適用して■溝７内に露出された
シリコン面を酸化して二酸化シリコン絶縁膜を形成する
。
便宜上、この二酸化シリコン絶縁膜も記号４で表示する
。［相］ 例えば化学気相成長法を適用して多結晶シリ
コン層８を成長させ、これを、水酸化カリウム、酸化ア
ルミニウムを主成分とする研磨液を用いて化学、機械的
に研磨し、窒化シリコン膜５が現れたところて研磨を終
了する。
この結果溝７内にのみ多結晶シリコン層８が残される。
（１１）窒化シリコン膜５をマスクとして熱酸化法を適
用し、多結晶シリコン層８の表面に二酸化シリコン絶縁
膜を形成するとともに窒化シリコン膜５でマスクされて
いない部分の二酸化シリコン絶縁膜４″を厚くする。（
１２）窒化シリコン膜５を除去する。
第１０図参照 （１３）例えばイオン注入法を適用し、厚い二酸化シリ
コン絶縁膜４″及び二酸化シリコン絶縁膜４等を備えた
■溝７をマスクとして、例えばボロン・イオンを注入し
、ｐ型ベース領域９，９″とｐ型インジェクタ領域１０
をセルフ・アラインメント的に形成する。
不純物の導入は前記イオン注入法に限らず、例えば固相
拡散法を長時間に亘り適用すれば二酸化シリコン絶縁膜
４の薄い部分の下に前記のような諸領域を形成すること
ができる。第１１図参照 （１０適当なマスクを用いてイオン注入法を適用するか
、該マスクを用いて二酸化シリコン絶縁膜４のパターニ
ングを行なつてエミッタ形成用窓を開けてから気相拡散
法などを適用するかしてｎ型不純物を導入し、前記ベー
ス領域各々にｎ型エミッタ領域１１ｈ，１１ｈ″，１１
ｓ，１１５″を形成する。
このうち、エミッタ領域１１ｈ，１１ｈ゛は所謂ホール
ド用エミッタとなるものであり、エミッタ領域１１ｓ，
１１Ｊはセレクト用エミッタとなるものである。（１５
）通常のフォト・リソグラフィ技術を適用して二酸化シ
リコン絶縁膜４のパターニングを行ない電極コンタクト
窓を形成する。
第１２図参照 （１６）例えば蒸着法を適用しアルミニウム層を形成し
、次に、例えば通常のフォト・リソグラフィ技術を適用
してアルミニウム層のパターニングを行ない第１層目の
電極・配線１２，１２″を形成する。
この電極・配線１２，１２″は第１図及び第２図に見ら
れるようなトランジスタのたすき掛け部分に相当するも
ので、装置の表面に表出させる必要がない部分である。
第１３図参照 （１７）硼酸アンモン溶液を用い、１００ＣＶ〕の電圧
を印加して陽極酸化を行ない、電極・配線１２，１２″
の表面に酸化アルミニウム（Ａｌ２Ｏ３）の絶縁膜１３
，１３″を形成する。
第１４図参照（１８）さきに形成した電極コンタクト窓
のうち、電極・配線１２，１２″をコンタクトさせなか
つたものの上に形成された二酸化シリコン絶縁膜を所謂
洗出し法に依り除去する。
（１９）例えば蒸着法を適用してアルミニウム層を−形
成し、そのアルミニウム層を通常のフォト・リソグラフ
ィ技術にてパターニングし、第２層目の電極・配線１４
，１Ｃ，１５を形成する。
尚、電極・配線１４，１Ｃはセレクト用エミッタ領域１
１ｓ，１１ｓ２にコンタクトするディジット線であり、
電極・配線１５はワード線になる。そして、前記深い■
溝によつて分離される一つのｎ＋型層２上に配列される
記憶セル群（図示されていないが図面上では当該記憶セ
ルの左右方向に配設される記憶セル群）は、該ｎ＋型層
２を共通ワード線（Ｗ一線）として共通接続される。
また前記深い■溝７は、一つの記憶セルにおけるベース
領域９と９゛との間の寄生Ｐｎｐ効果を防止するととも
に前記ワード線（Ｗ一線）上にあつて隣接する記憶セル
間の寄もＮｐ効果を防止する。
前記説明で判るように、本発明に依つて得られる半導体
装置では、■溝で囲まれて他から絶縁分離されている素
子領域を有し、その素子領域内に於いては前記Ｖ溝の表
面に絶縁膜を形成する際と同時に厚くなされた絶縁膜で
囲まれた領域を有し、その絶縁膜で囲まれた領域に形成
されたインジェクタ領域と前記絶縁膜と前記Ｖ溝との間
にある前記素子領域内に２分して形成されたベース領域
を有している構造になつているので、インジェクタ領域
及びベース領域はセルフ●アラインメント的に形成する
ことができる。
従つて、素子は小型化され、集積度を向上するのに有利
てある。また、実施例に見られるように、装置表面に表
出させる必要のない電極・配線を第１層目として作製し
て埋込んだような状態とすれば高集積化が達成され、ま
た、レイアウトも容易である。
【図面の簡単な説明】
第１図及び第２図は従来例の回路図、第３図及び第４図
は第１図及び第２図の回路に対応する具体的装置の要部
側断面図、第５図乃至第１４図は本発明一実施例の工程
を説明する為の半導体装置の要部側断面図てある。 図に於いて、１は基板、２はｎ型層、３は半導体層、４
は絶縁膜、５は窒化シリコン膜、６はフォト●レジスト
膜、７はＶ溝、８は多結晶シリコン層、９，９″はベー
ス領域、１０はインジェクタ領域、１１ｈ，１１ｈ″，
１１５，１１ｓ″はエミッタ領域、１２，１２″は電極
・配線、１３，１３″は絶縁膜、１４，１Ｃ，１５は電
極・配線である。

Claims (1)

    【特許請求の範囲】
  1. １ 中央のインジェクタ領域及びその周りに設けられた
    一対のラッチ回路用トランジスタのベース領域を備えた
    メモリ・セルを半導体基板表面に配置してなるＩ＾２Ｌ
    メモリを製造するに際し、一導電型半導体層の表面に第
    １の絶縁膜を形成する工程と、前記第１の絶縁膜上に前
    記インジェクタ領域及び前記ベース領域に対応するパタ
    ーンを有し且つ耐酸化性を有する第２の絶縁膜を形成す
    る工程と、前記インジェクタ領域及びそのインジェクタ
    領域と前記ベース領域との間の領域を被覆する補助マス
    ク膜を形成する工程と、前記第２の絶縁膜と前記補助マ
    スク膜とを合成マスクとして前記半導体層に於ける前記
    ベース領域の外側（ I ， I ′，II，II′）及び一対の
    ベース領域端の対向する領域（ I ″， I ′″）にＶ溝
    を形成する工程と、前記第２の絶縁膜をマスクにして前
    記半導体層表面に於ける前記インジェクタ領域と前記ベ
    ース領域との間の領域を酸化して厚い絶縁膜を形成する
    工程と、前記厚い絶縁膜をマスクにして前記半導体層へ
    不純物を導入して反対導電型領域を形成する工程とを含
    んでなることを特徴とする半導体装置の製造方法。
JP53165804A 1978-12-30 1978-12-30 半導体装置の製造方法 Expired JPS6043024B2 (ja)

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US06/340,286 US4420874A (en) 1978-12-30 1982-01-18 Method of producing an IIL semiconductor device utilizing self-aligned thickened oxide patterns

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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56146247A (en) * 1980-03-25 1981-11-13 Fujitsu Ltd Manufacture of semiconductor device
DE3129558A1 (de) * 1980-07-28 1982-03-18 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Verfahren zur herstellung einer integrierten halbleiterschaltung
DE3174546D1 (en) * 1981-05-30 1986-06-12 Ibm Deutschland High-speed large-scale integrated memory with bipolar transistors
JPS582041A (ja) * 1981-06-26 1983-01-07 Fujitsu Ltd 半導体装置
JPS589358A (ja) * 1981-07-09 1983-01-19 Mitsubishi Electric Corp 半導体集積回路装置
US4819054A (en) * 1982-09-29 1989-04-04 Hitachi, Ltd. Semiconductor IC with dual groove isolation
JPS59119848A (ja) * 1982-12-27 1984-07-11 Fujitsu Ltd 半導体装置の製造方法
GB2148593B (en) * 1983-10-14 1987-06-10 Hitachi Ltd Process for manufacturing the isolating regions of a semiconductor integrated circuit device
JPS6127669A (ja) * 1984-07-18 1986-02-07 Hitachi Ltd 半導体装置
US4665010A (en) * 1985-04-29 1987-05-12 International Business Machines Corporation Method of fabricating photopolymer isolation trenches in the surface of a semiconductor wafer
JPS62149153A (ja) * 1985-09-17 1987-07-03 Fujitsu Ltd 埋込型素子分離溝の構造とその形成方法
US4671851A (en) * 1985-10-28 1987-06-09 International Business Machines Corporation Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique
US4813017A (en) * 1985-10-28 1989-03-14 International Business Machines Corportion Semiconductor memory device and array
US4944836A (en) * 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US4717681A (en) * 1986-05-19 1988-01-05 Texas Instruments Incorporated Method of making a heterojunction bipolar transistor with SIPOS
JPS62277745A (ja) * 1986-05-27 1987-12-02 Toshiba Corp 半導体集積回路
US4771013A (en) * 1986-08-01 1988-09-13 Texas Instruments Incorporated Process of making a double heterojunction 3-D I2 L bipolar transistor with a Si/Ge superlattice
US5021856A (en) * 1989-03-15 1991-06-04 Plessey Overseas Limited Universal cell for bipolar NPN and PNP transistors and resistive elements
US5276638A (en) * 1991-07-31 1994-01-04 International Business Machines Corporation Bipolar memory cell with isolated PNP load
US5601687A (en) * 1995-09-11 1997-02-11 The United States Of America As Represented By The Secretary Of The Air Force Mask design
US5757059A (en) * 1996-07-30 1998-05-26 International Business Machines Corporation Insulated gate field effect transistor
US5824580A (en) * 1996-07-30 1998-10-20 International Business Machines Corporation Method of manufacturing an insulated gate field effect transistor
US5721448A (en) * 1996-07-30 1998-02-24 International Business Machines Corporation Integrated circuit chip having isolation trenches composed of a dielectric layer with oxidation catalyst material
US7940105B2 (en) * 2008-08-08 2011-05-10 Beckman Coulter, Inc. High-resolution parametric signal restoration

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50152682A (ja) * 1974-04-26 1975-12-08
JPS5157295A (ja) * 1974-11-15 1976-05-19 Tokyo Shibaura Electric Co
JPS5235987A (en) * 1975-09-16 1977-03-18 Hitachi Ltd Semiconductor integrated circuit
JPS5274287A (en) * 1975-12-17 1977-06-22 Mitsubishi Electric Corp Semiconductor device
JPS52124880A (en) * 1976-04-14 1977-10-20 Hitachi Ltd Semiconductor device
JPS52147083A (en) * 1976-06-02 1977-12-07 Agency Of Ind Science & Technol Semiconductor devices and integrated circuit using the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1410043A (en) * 1972-10-19 1975-10-15 Foseco Trading Ag Refractory heat insulating materials
US3878552A (en) * 1972-11-13 1975-04-15 Thurman J Rodgers Bipolar integrated circuit and method
US3978515A (en) * 1974-04-26 1976-08-31 Bell Telephone Laboratories, Incorporated Integrated injection logic using oxide isolation
US4231057A (en) * 1978-11-13 1980-10-28 Fujitsu Limited Semiconductor device and method for its preparation
JPS5534619U (ja) * 1978-08-25 1980-03-06
JPS5534442A (en) * 1978-08-31 1980-03-11 Fujitsu Ltd Preparation of semiconductor device
JPS5546548A (en) * 1978-09-28 1980-04-01 Semiconductor Res Found Electrostatic induction integrated circuit
US4231056A (en) * 1978-10-20 1980-10-28 Harris Corporation Moat resistor ram cell
US4269636A (en) * 1978-12-29 1981-05-26 Harris Corporation Method of fabricating self-aligned bipolar transistor process and device utilizing etching and self-aligned masking
US4255207A (en) * 1979-04-09 1981-03-10 Harris Corporation Fabrication of isolated regions for use in self-aligning device process utilizing selective oxidation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50152682A (ja) * 1974-04-26 1975-12-08
JPS5157295A (ja) * 1974-11-15 1976-05-19 Tokyo Shibaura Electric Co
JPS5235987A (en) * 1975-09-16 1977-03-18 Hitachi Ltd Semiconductor integrated circuit
JPS5274287A (en) * 1975-12-17 1977-06-22 Mitsubishi Electric Corp Semiconductor device
JPS52124880A (en) * 1976-04-14 1977-10-20 Hitachi Ltd Semiconductor device
JPS52147083A (en) * 1976-06-02 1977-12-07 Agency Of Ind Science & Technol Semiconductor devices and integrated circuit using the same

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