JPS582041A - 半導体装置 - Google Patents

半導体装置

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JPS582041A
JPS582041A JP56098378A JP9837881A JPS582041A JP S582041 A JPS582041 A JP S582041A JP 56098378 A JP56098378 A JP 56098378A JP 9837881 A JP9837881 A JP 9837881A JP S582041 A JPS582041 A JP S582041A
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passive
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置、特にラッチアップ現象を抑圧した
半導体装置に関する。
周知のとおシラツチアッｆ現象とは同一半導体基板上に
多数形成されたトランジスタ素子間に寄生サイリスタが
形成されてしまうことをいう。もし、この寄生サイリス
タが例えばノイズ等によってオンしてしまうと、これに
付帯する本来のトランジスタ素子がなすべき所望の動作
を得る乙とができず、誤動作を招く。このようなラッチ
アップ現象は多数のトランジスタ素子が高密度で実装さ
れる程顕著となり、従うて高密度のメモリ装置等ては重
要な課題となる。このため、該メモリ装置等では集積度
の向上に際し、いわゆるワード線方向に沿って深い受動
アイ、ツレ−ジョン溝を設ける仁とが既に行なわれてい
、る・。一方、該メモリ装置等に２いて集積度の向上を
図るにはいわゆるビット線が並ぶ間隔も詰めなければな
らない。そうす〜ると、各ビット線に沿って形成される
トランジスタ素子間でラッチアップ現象が顕著となり、
又、各ビット線間での耐圧が十分でなくなる。そこで、
本出願人は各ビット線間におけるラッチアップ現象の発
生防止と耐圧の向上を意図して、前記深い受動アイル−
シ曹ン溝の伸びる方向と直交する方向に各トランジスタ
素子を包囲する形で浅い受動アイソレージｌン溝を設け
ることを提案した（％公昭５５−２８２１８号（特許第
１０３８７４２号））。浅い溝にした理由は、もしこれ
が深い溝であると、ワード線に石って形成される帯状の
、いわゆる高濃度不純物埋込層を該ワード線に沿って多
数の区分に分離してしまうことになるからである。つｆ
シ、多数に分離された高濃度不純物埋込層では、ワード
線方向の抵抗値を低減するというその本来の役目が失わ
れてしまう。
ところで、前記浅い受動アイソレージ璽ン溝の導入によ
って、ビット線間のラッチアップ現象および耐圧の問題
が一応は解決された。ところが実際には、そのラッチア
ップ現象が完全には抑圧されていない場合がしばしば生
ずる。これは１つ１つのトランジスタ素子がその四辺に
おいて一対の前記深い受動アイツレ−シーン溝および一
対の前記浅い受動アイソレージ■ン溝によって完壁に包
囲されないことがあることに起因していると考えられる
。
従って本発明の目的はラッチアップ現象を完全に抑圧す
ることのできる半導体装置を提案することである。
上記目的に従い本発明は、基板と、該基板上のエピタキ
シャル層と、該基板およびエピタキシャル層の間にまた
がって形成される高濃度不純物の埋込み層と、前記エピ
タキシャル層内で且つ該埋込み層の上方に形成される半
導体素子と、前記エピタキシャル層を貫通して形成され
る断面形状Ｖ字形の第１受動アイソレージ■ン溝と、前
記エピタキシャル層から埋込み層の上面層内までにわた
って形成される断面形状Ｖ字形の第２受動アイソレージ
曹ン溝とを有し、的記半導体素子が、前記第１受動了イ
ンＶ−シｌン溝お工び前記第２受動−アインレージ冒ン
溝で包囲されてなる半導体装置において、齢記第１受動
アインレーシ１ン溝と前記第２受動アイソレージ箇ン溝
が合流し合う部分に骸第２受動アイソレージ箇ン溝と重
なり合うように且つ該第２受動アインレーシ舊ン溝より
深くもので“ある。
以下図面に従って本発明を説明する。
第１Ａ図は特公昭５５−２８２１８号公報の図面に示さ
れた半導体装置の概略部分平面図である。
本図において、１０は半導体素子（例えばトランジスタ
素子）であり、多数個が一列に並べられている。同様か
列が、図示しないがその両側に多数本平行して存在する
。乙れら隣シ合う列間の分離を行なうのが７字形の第１
受動アイソレージ冒ン溝１１であり、又、各半導体素子
１０間の分離を行なうのが７字形の第２受動アイソレー
ジ画ン溝１２でおる。
このような平面図をもとにして見ると、各半導体素子１
０間の分離は完壁であり、ラッチアップ現象が発生する
ことは全く予想されない、然しなから、これを断面図を
もとにして見ると少し様子が変わってくる。第１Ｂ図は
第１Ａ図におけるＢ−Ｂ断面の拡大図である。本図にお
いて、１１は既述の第１受動アイソレージ曹ン溝、１２
は既述の第２受動アイソレージ璽ン溝であり、これらに
よってその四方を包囲されるのが既述の半導体素子であ
る。仁れらは先ず基板１３をもとに形成され、基板１３
上にはエピタキシャル層１４が形成される。基板１３と
エピタキシャル層１４の間にまたがって帯状に高濃度不
純物の埋込み層１５が形成される。なお溝ｌｌおよび１
２は実際には単なるＶ字状溝ではなく、その表面を酸化
した上で例えばポリシリコン等が埋め込まれる。
かくして、半導体素子１０は工ぎタキシャル層１４内で
且つ埋込み層１５の上方に形成される。
第１受動アイソレージ嘗ン溝１１は埋込み層１５と平行
して伸び且つ基板１３内に深く入シ込む深さｔ″鳴って
エピタキシャル層１４内を貫通スル。
第２受動アイソレージ曹ン＃１１１２は塘込み層１５と
略直交する方向に伸び且つ基板１３内に浅く入り込む深
さを４って、エピタキシャル層ｉ４かも埋込み層１５の
上面層内にまで及ぶ、然しなから第１Ｂ図では、第２受
動アイソレージ冒ン４１２に関し上記説明とおりには形
成されておらず、すきま１６ができてしまう状態を示し
ている。このようなすきま１６ができる理由は例えば製
造上の・９ラツキによってエピタキシャル層１４が厚＜
なり過ぎたり、あるいは第２受動アイソレージ曽ン＠１
２が浅くなり過ぎたりすることに゛基づく。なお溝１２
（１１も同じ）は、いわゆる（１．０．０）の異方性エ
ツチングによって形成されるものであり、溝の深さは、
層１４の表面における溝の開口幅によって一義的に定ま
る。１ 上記すきま１６が存在する限シ、仁こを通して隣接半導
体素子ｌＯの領域間でホールの往来を生じ、結局、寄生
サイリスタの形成を誘起し、ラッチアップ現象を生ずる
こととなる。このすきま１６をなくすために、思い切っ
て第２受動アイソレージ■ン溝１２を深くするという手
法も一見られるが、この手法によると、埋込み層１５を
分断してしまうことになシ、基板抵抗を下げるつもシて
挿入された埋込み層１５が、却って高抵抗となってしま
う、又、その深さ誉深くするということは、＜１．０．
０＞異方性エツチングにおいて、溝の開口幅Ｗ（第１Ａ
図参照）を広げる仁とに゛な）、集積度の向上に逆行し
てしまう。
そ仁で本発明の（１、０、０）異方性エツチングの特性
を巧みに利用し、第１および第２の受動アイソレージｌ
ン溝（１１，１２）が合流し合う各部分毎に、第２受動
アイソレージ璽ン溝１２に対し第３受動アイソレージ璽
ン溝を設けることにする。
第２図は本発明に基枳半導体装置の断面図である。第１
Ｂ図と比較゛して明らがなとおシ、第１Ｂ図のすきま１
６に代えて、Ｘ印を付して示す第３受動アイソレージ曹
ン溝２３が新たに付加され、隣接半導体素子１０間のホ
ールの往来を完全にし中断し、ラッチアップ現象の発生
を抑圧する。このようなＭ３受動アイ５ツレ―シ冒ン溝
ｓｓは、第２受動アイソレージ１ン＃１１２と霊なル合
うように且つ該溝１２よシ深くしか奄埋込み層１５の各
端部から第１受動アイソレージ■ン溝１１にまで及ぶＶ
字形の溝である。
前記第３受動アイソレージ璽ン溝２３が形成できるのは
、実は第２受動アイソレージ１ン溝１２の開口幅に変形
を加えた云らに他ならない。
！３図は本発明に基づく半導体装置の拡大部分平面図で
あシ、第１図の一部を拡大したものに相当する・本図に
おいて、６溝の谷部を形成するスロープはハツチングで
示されておシ、溝２３が新たに加えられている。結局製
造工程上は、従来の＄１２の両端部の開口幅（ｗ２）を
その中央の開口幅（Ｗｌ　）に比して広くすれば良いこ
とになる。
一般に（１，０，０）異方性エツチングでは開口幅によ
って定まる深さまでＶ字形エツチングが進行すると、そ
こでエツチングが停止する。ところが本発明の場合、そ
゛のエツチングは第３図中の矢印Ｃで示す方向にさらに
進行する。つまシ、溝２３は溝１１内にも深く食い込む
ことになり、−切のすきまの形成を−さない。エツチン
グが矢印Ｃの方向にさらに進行する理由は簡単である。
つまり、＄２３の開口幅（Ｗ２）が、溝１１に合流した
ところでさらに広がったものとみなすことができるから
である。
第２図および第３図に示した第３受動アイソレージ１ン
溝の構造は第４図を参照すると、さらに明確になる。第
４図は本発明に基づく半導体装置における受動アイソレ
ージ曹ン溝の部分のみを取り出して示す斜視図である。
本図において、１１゜１２および２３はそれぞれ既述の
第１．第２および第３の受動アイソレージ曹ン溝である
。
第５Ａおよび第５Ｂ図はそれぞれ本発明を適用した第１
および第２の例を示す平面図である。なお、これらの図
中に表わされたハツチング等は断面の領域を示すもので
なく、単に領域の区分を明確にする丸めに施したに過ぎ
ない。これら第１お導体素子１９がそれぞれランド状の
埋込み層５５を具備している。そして第１受動アイソレ
ージ璽ンＩＩ（８３図の１１）ｔ＊ドーナツ状をなす。
このドーナツ状の第１受動アイソレジ冒ン溝は５１で示
され、５１ｖは溝の谷の線を表わす。そして、第２受動
アイソレージ■ン溝は、第５Ａ図では１字状に５２とし
て形成され、第５Ｂ図ではＴ字状に５２−１．５２−２
として形成される。そして、ダブルハツチングの領域５
３が本発明に基づく第３受動アイソレージ冒／溝である
。
、　以上説明したよう腎本発明によれば、ラッチアラ！
現象をほぼ完全に抑圧し得る半導体装置が実現さ些る。
【図面の簡単な説明】
第１Ａ図は暫公昭５５−２８２１８号公報の図面に示さ
れた半導体装置４の、概略部分半面図、第１ｍ図は第１
Ａ図におけるＢ−Ｂ断面の拡大図、第２図は本発明に基
つく半導体装置の断面図、第３図は本発明に基づく半導
体装置の拡大部分平面図、第４図は本発明に基づく半導
体装置における受動アイソレージ璽ン溝の部分のみを取
シ出して示す斜視図、第５Ａおよび第５Ｂ図はそれぞれ
本発明を適用し九＃！ｌおよび第２の例を示す平面図で
ある。 ｌＯ・・・半導体素子、１１・・・第１受動アイソレー
ジ■ン溝、１２・・・第２受動アイソレージ曹ン溝、１
３、・・・基板、１４・・・エピタキシャル層、１５・
・・埋込み層、２３・・・第３受動アイソレージ冒ン溝
。 特許出願人 富士通株式会社 特許出願代理人 、弁理士　　實　木　　、朗 弁理士　西舘和之　、 弁理士、内田幸男 弁理士　　山　口　昭　之 第１Ａ閾 ・　　　　Ｂｉｌ　　　１１．Ｂ　　　　　　・第’Ｉ
Ｂ図 １６　　　　　　　１５　　　　　１６１３ｆｓ２図 ］１　　　　・　　　　　　　−１０１１手続補正書 昭和５７年６　月２８日 特許庁長官若杉　和　夫　殿 １、事件の表示 昭和５６年　特許願　第０９８５７８　号２、発明の名
称 半導体装置 ３、補正をする者 事件との関係　　特許出願人 名称（５２２）富士通株式会社 ４、代理人 ５　補正の対電 （１）明細書の［特許請求の範囲 （２）明細書の「発明の詳細な説明」の欄６、補正の内
容 （１）明細書の「特許請求の範囲」の一を別紙のとおシ
補正します。 （２）明細書の「発明の詳細な説明」のＩＩＩＶｒ次の
とおシ補正します。 （７）第４員第１２行目〜第５頁第１１行目「上記目的
に従い本発明は、・・・・・・・・・を特徴とするもの
である。」を削除して、下記文章に置き換えます。 『上記目的κ従い本発明祉、同一埋込層上に形成され、
隣接する半導体素子ｒｋｌ４の奇生素子効果阻止用分離
領竣の両端部が、該寄生素子効果阻止用分畷領域の中央
部より深く形成されてなることを特徴とするものでｔる
。』 Ｋ）＃Ｉ８負第負第１２ 行本発明の」を『本発明は』と補正します。 （ロ）第９頁第１３行目 「第１図」を『第１Ａ図Ｊと補正します。 ７　添付書類の目録 補正特許請求の範囲　　　　　　　　１通２　特許請求
の範囲

Claims (1)

  1. 【特許請求の範囲】 １、基板と、該基板上のエピタキシャル、層と、該基板
    およびエピタキシャル層の間にまたがって形成される高
    濃度不純物の埋込み層と、前記エピタキシャル層内で且
    つ該埋込み層のキ方に警戒される半導体素子と、前記エ
    ピタキシャル層を貫通して形成される断面形状Ｖ字形の
    第１受動アイソレージ冒ン溝と、前記エピタキシャル層
    から埋込み層の上面層内までにわたって形成される断面
    形状Ｖ字形の第２受動アイソＶ−シ冒ン溝とを有し、前
    記半導体素子が、帥記第１受動アイソレージ曹ン溝およ
    び前記第２受動アイソレージ■ン溝で包囲されてなる半
    導体装置に２いて、 前記第１受動アイソレージ１ン婢と前記第２受動アイソ
    レージ璽ン溝が合流し合う部分に該第２受動アインレー
    シ■ン溝と重なり合うように且つ該第２受動アイソレー
    ジ嘗ン溝よシ深くしかも前置。。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4977439A (en) * 1987-04-03 1990-12-11 Esquivel Agerico L Buried multilevel interconnect system
US6169801B1 (en) 1998-03-16 2001-01-02 Midcom, Inc. Digital isolation apparatus and method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5171788A (en) * 1974-12-19 1976-06-21 Fujitsu Ltd Handotaisochino seizohoho

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3575740A (en) * 1967-06-08 1971-04-20 Ibm Method of fabricating planar dielectric isolated integrated circuits
JPS6055931B2 (ja) * 1978-08-17 1985-12-07 日立電線株式会社 着色絶縁電線
JPS5534619U (ja) * 1978-08-25 1980-03-06
US4269636A (en) * 1978-12-29 1981-05-26 Harris Corporation Method of fabricating self-aligned bipolar transistor process and device utilizing etching and self-aligned masking
JPS6043024B2 (ja) * 1978-12-30 1985-09-26 富士通株式会社 半導体装置の製造方法
US4255207A (en) * 1979-04-09 1981-03-10 Harris Corporation Fabrication of isolated regions for use in self-aligning device process utilizing selective oxidation
US4274891A (en) * 1979-06-29 1981-06-23 International Business Machines Corporation Method of fabricating buried injector memory cell formed from vertical complementary bipolar transistor circuits utilizing mono-poly deposition

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5171788A (en) * 1974-12-19 1976-06-21 Fujitsu Ltd Handotaisochino seizohoho

Also Published As

Publication number Publication date
JPH0338743B2 (ja) 1991-06-11
DE3280009D1 (en) 1989-12-07
EP0068828B1 (en) 1989-11-02
IE55106B1 (en) 1990-06-06
IE821558L (en) 1982-12-26
EP0068828A2 (en) 1983-01-05
US4466012A (en) 1984-08-14
EP0068828A3 (en) 1986-08-20

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