DE2133977A1 - Halbleiteranordnung - Google Patents
HalbleiteranordnungInfo
- Publication number
- DE2133977A1 DE2133977A1 DE19712133977 DE2133977A DE2133977A1 DE 2133977 A1 DE2133977 A1 DE 2133977A1 DE 19712133977 DE19712133977 DE 19712133977 DE 2133977 A DE2133977 A DE 2133977A DE 2133977 A1 DE2133977 A1 DE 2133977A1
- Authority
- DE
- Germany
- Prior art keywords
- conductivity type
- island
- zone
- semiconductor
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 239000000758 substrate Substances 0.000 claims description 12
- 230000001427 coherent effect Effects 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 6
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052733 gallium Inorganic materials 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000012856 packing Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical group CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229960000583 acetic acid Drugs 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000007853 buffer solution Substances 0.000 description 1
- 239000012362 glacial acetic acid Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000003921 oil Substances 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000011863 silicon-based powder Substances 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 230000000391 smoking effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0658—Vertical bipolar transistor in combination with resistors or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/085—Isolated-integrated
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/117—Oxidation, selective
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/145—Shaped junctions
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
Description
GÜNTHER M. DAVID
Pofen!c!">3or.-or O 1 "5 -9 Q 7 7
fe K. K pnLi?i: 8LOEIUMPENFABHIHtHI
PHN. 4899, Va / WJM.
Halbleiteranordnung.
Die Erfindung betrifft eine Halbleiteranordnung
mit einem Halbleiterkörper mit mindestens einem an eine Oberfläche
des Körpers grenzenden inseiförmigen Gebiet von einem
ersten Leitfähigkeitstyp, das mindestens ein Halbleiterschaltungselernent
enthält und innerhalb des Körpers praktisch völ-Lig von einem sich unterhalb dieser Insel erstreckenden Gebiet
vom zweiten Leitfähigskeitstyp und von einer gleichfalls an die erwähnte Oberfläche grenzenden sich an das Gebiet anschliessenden
Oberflächenzone vom zweiten Leitfähigkeitstyp
begrenzt wird.
Halbleiteranordnungen der beschriebenen Art
sind bekannt und werden insbesondere in monolithischen integrierten
Schaltungen zum Erhalten gegeneinander elektrisch
109883/1660
PHN. 4899.
-Z-
isolierter Inseln verwendet. Dabei wird meistens auf einem
Substrat von einem ersten Leitfähigkeitstyp eine epitaktische
Schicht vom entgegengesetzten Leitfähigkeitstyp angebracht,
die dann durch eine Trenndiffusion vom ersten Leitfähigkeitstyp in Inseln unterteilt wird.
Ein anderes bekanntes Beispiel bilden die Struktüren,
die von Murphy u.a. in "Proc. I.E.E.E", September I969,
S. 1523-1528 beschrieben sind. Dabei wird das erwähnte Gebiet
vom zweiten Leitfähigkeitstyp durch eine vergrabene Schicht gebildet, die sich zwischen dem Substrat und einer epitaktischen
Schicht erstreckt, welche beide vom ersten Leitfähigkeit styp sind. Jede Insel wird dabei von einem gesonderten
zusammenhängenden Trenngebiet vom zweiten Leitfähigkeitstyp
begrenzt, das aus der erwähnten vergrabenen Schicht und der
sich daran anschliessenden Oberflächenzone besteht. Mit dieser Struktur wird eine erhebliche Raumersparung in bezug auf das
™ vorerwähnte übliche Inselisolierungsverfahren erreicht.
Die Erfindung gründet sich u.a. auf die Erkenntnis, dass den erwähnten bekannten Strukturen Nachteile anhaften,
die unter gewissen Bedingungen besonders ungünstig sind. So kann in gewissen Fällen eine unerwünschte Transistorwirkung
infolge einer Transistorstruktur auftreten, die durch zwei
nebeneinander liegende Inseln vom ersten Leitfähigkeitstyp
gebildet wird, welche durch eine Trenndiffusion vom zweiten Leitfähigkeitstyp voneinander getrennt sind, wobei die Trenndiffusion
als Basis dieses parasitären Transistors wirkt. Auch können ungünstig hohe Kapazitäten zwischen der Metall!-
109883/16SQ
PHN. U899.
sierung einer monolithischen Schaltung und einer darunter
liegenden Trenndiffusion über die zwischenliegende dünne Oxydschicht auftreten.
Die Erfindung gründet sich weiter auf die Erkenntnis, dass bei Anwendung des Verfahrens, durch das die
von Murphy beschriebene Struktur erhalten wird, trotz der bereits erheblichen Raumersparung, die mit dieser neueren
bekannten Struktur erzielt werden kann, der minimale gegenseitige Abstand der erhaltenen isolierten inselförmigen Gebiete,
an einen Grenzwert gebunden ist, der u.a. durch die üblichen Techniken gegeben wird und der eine noch weitere,
für grosse Packungsdichten erwünschte Raumersparung verhindert, Dies ist u.a. darauf zurückzuführen, dass die erwähnte Oberflächenzone,
die im allgemeinen durch Diffusion aus der Oberfläche angebracht wird, an dieser Oberfläche eine Breite aufweist,
die mindestens gleich dem Zweifachen, im allgemeinen aber gleich mehr als dem Dreifachen des Abstandes zwischen
der vergrabenen Schicht und der Oberfläche ist, was der seitlichen Diffusion parallel zu der Oberfläche zuzuschreiben ist.
Die isolierten Inseln haben also bei diesen bekannten Strukturen einen gegenseitigen Abstand voneinander, der im allgemeinen
grosser als das Sechsfache des Abstandes zwischen der vergrabenen Schicht und der Oberfläche - zuzüglich des erforderlichen
gegenseitigen Abstandes der zu benachbarten Inseln gehörigen Oberflächenzonen - ist, um eine parasitäre Transistorwirkung
zu vermeiden.
Die Erfindung bezweckt u.a., eine Halbleiter-
109883/1660
PHN.
- k -
- k -
anordnung mit einer neuen Struktur zu schaffen, die sich insbesondere
zur Anwendung in monolithischen integrierten Schaltungen mit hoher Packungsdichte eignet und in der die Nachteile
der obenbeschriebenen bekannten Strukturen in erheblichem
Masse verringert sind.
Masse verringert sind.
Der Erfindung liegt weiter die Erkenntnis zugrunde, dass zu diesem Zweck vorteilhaft ein versenktes Oxydmuster
mit einer angrenzenden dotierten Zone, die sich an ein Gebiet vom gleichen Leitfähigkeitstyp anschliesst, verwendet
werden kann.
Eine Halbleiteranordnung der in der Einleitung
beschriebenen Art ist nach der Erfindung dadurch gekennzeichnet,
dass der Körper mit einem elektrisch isolierenden Oxyd— muster versehen ist, von dem wenigstens ein Teil in den Halbleiterkörper
versenkt ist, welcher versenkte Teil die erwähnte Insel völlig umgibt, und dass die erwähnt«? Oberflächenzone
vom zweiten Leitfähigkeitstyp durch eine an diesen vorsenkten
" Teil grenzende Zone gebildet wird, die das versenkte Oxyd von
der Insel trennt.
Dabei wird in dieser Anmeldung, wenn mehrere
nebeneinander liegende Isolierende Schichten vorhanden sind,
unter dem erwähnten Oxydmuster ein«» Oxidschicht verstanden,
die dicker als eine angrenzende Isolierschicht- ist und sich
bj .s zu einer grösseren Tiefe als dies«» 3 Holiorsclu rht erstreckt f
unter dem erwähnten Oxydmuster ein«» Oxidschicht verstanden,
die dicker als eine angrenzende Isolierschicht- ist und sich
bj .s zu einer grösseren Tiefe als dies«» 3 Holiorsclu rht erstreckt f
Dadurch, dass di«? zu ii<sbcii«!i i;aiut»»i" 1 ip(;»'jui«'n
Inseln geliörigon Oborf J ärhoriz-onpii vom zwei i t»n l.tvi ( f.'ihifTkoi i .->-
Inseln geliörigon Oborf J ärhoriz-onpii vom zwei i t»n l.tvi ( f.'ihifTkoi i .->-
108883/16 6 0
Bfi0 ORIGINAL
PHN. hS99» - 5* -
typ völlig oder wenigstens über einen wesentlichen Teil ihrer
Dicke durch das versenkte Oxydmuster voneinander getrennt sind, wird bei der Anordnung nach der ErfLndurig die erwähnte
parasitäre Transistorwirkung durch Anwendung einer Trenndiffusion vermieden, während vorkommendenfalls auch die Kapazität
zwischen der Metallisierung und einer Trerindiffusion beträchtlich
beschränkt wird.
In bezug auf die von Murphy u.a. beschriebene
neuere Struktur weist die Struktur nach der1 Erfindung überdies
noch den wesentlichen Vorteil auf, tla-js die Breite der
vorzugsweise diffundierten Oberflächonzorie und somit der gegenseitige
Abstand zweier benachbarter Ins«Ln erheblich geringer
als bei den bekannten Strukturen sein kann, Diese Verringerung des Abstandes bringt - Eweidimenslonal geriehen - eine Vergrös-3f>
rimg rler orzielbaren Packimgsdicht« mir. sich, die im gros-Söti
Ganzen der zweiten Potenz, difssr Abs t arid 3 verringerung
proportional ist, Dadut t..h und auch durch dfi >
Vorhandensein dt*.-) versenkten Oxyds unter der Mntailisierumy werden aussei·-
dem verschiedene Kapazitäten der· Anordnung herabgesetzt, wodurch
das elektrische Verhalten hei hohen Frequenzen wesentlich
besser als bei entsprechenden Anordnungen ist, die nach
bekannten Strukturen aufgebaut sind, In diesem Zusammenhang
iht eine besondere Aus führung ii'v im der Erfindung dadurch
^«kennzeichnet, da-js flau Gebiet. jhi i:uuibnxi J öl tl'ähigkel tstyp,
oberhalb dt? »Htm sith Ί±ί; ΙπιθΙ btäfirul»t, durcti eine vertj
Schicht gob I LiIe f-. /ird.
Dab» L köruifMi .■: , ii, /ar iJLldurii; t>Lner Κΐ
1 C) 9 B 0 Ί / I ü 6 Ci
BAD ORIGINAL.
PUN. ^899.
die Gebiete vom zweiten Leitfähigkeitstyp, die zwei nebeneinander
liegende Inseln uinschliessen, vorkominendenf alls dadurch
miteinander verbunden sein, dass die Inseln oberhalb einer
gemeinsamen vergrabenen Schicht liegen, oder dadurch, dass ihre Oberf lächeiizonen vom zweiten Leitl'ähigkeitstyp miteinander
verbunden sind. In den meisten Fällen wird es aber erwünscht
sein, die Inseln elektrisch völlig voneinander zu ■ trennen. Daher ist eine weitere bevorzugte Ausführungsform
der Erfindung dadurch gekennzeichnet, dass die Oberflächenzone
und die vergrabene Schicht ein zusammenhängendes Gebiet bilden, das durch einen ersten pn-übergang von der Insel getrennt
ist, während dieses Gebiet von dem übrigen Teil des Körpers durch einen zweiten pn-übergang getrennt ist, der sich an
das versenkte Oxyd arisehliess t , das die Insel urasclilioss t,
Obschon im allgemeinen eine Insel vorzugsweise
völlig von der vergrabenen Schicht und den sich daran an- _ schliessenden Oberflächenzonen umschlossen werden wird, kann
erforderlichenfalls z*B, in der vergrabenen Schicht eine kleine
Öffnung angebracht sein, z.B, um die Kollektorzone eines in
der Insel angebrachten Transistors zu kontaktieren.
Die Anordnung nach der Erfindung kann ein einziges inseiförraiges Gebiet vom ersten Leitfähigkeitstyp enthalten»
das durch das erwähnte zusammenhängende Gebiet vom zweiten Leitfähigkeitstyp gegBii den übrigen Teil des Halbleiterkörpers
isoliert ist, in weichem Teil eich Halbleiterschaltungselemente
befinden können. Von besonderer Bedeutung ist die Erfindung abfcr für integrierte Schaltungen mit
10988-3/1660
PHN. ^899·
mehreren gegeneinander isolierten Inseln, die an dieselbe
Oberfläche des Halbleiterkörpers grenzen.
Oberfläche des Halbleiterkörpers grenzen.
In diesem Zusammenhang ist eine besondere Ausführungsform nach der Erfindung dadurch gekennzeichnet, dass
das versenkte Oxyd in Foi^m eines Rasters angebracht ist, das
mindestens zwei voneinander getrennte inseiförmige Teile der
Halbleiteroberfläche völlig umgibt, und dass sich längs des
ganzen Randes jedes dieser Teile eine an das versenkte Oxyd
grenzende Oberflächenzone vom zweiten Leitfähigkeitstyp erstreckt, wobei sich diese Oberflächenzonen an sich unterhalb jedes der erwähnten Teile der Oberfläche erstreckende vergrabene Schichten vom zweiten Leitfähigkeitstyp anschliessen und mit diesen Schichten Gebiete vom zweiten Leitfähigkeitstyp
bilden, die je eines der erwähnten inseiförmigen Gebiete vom ersten Leitfähigkeitstyp völlig umgeben.
ganzen Randes jedes dieser Teile eine an das versenkte Oxyd
grenzende Oberflächenzone vom zweiten Leitfähigkeitstyp erstreckt, wobei sich diese Oberflächenzonen an sich unterhalb jedes der erwähnten Teile der Oberfläche erstreckende vergrabene Schichten vom zweiten Leitfähigkeitstyp anschliessen und mit diesen Schichten Gebiete vom zweiten Leitfähigkeitstyp
bilden, die je eines der erwähnten inseiförmigen Gebiete vom ersten Leitfähigkeitstyp völlig umgeben.
Bei dieser bevorzugten Ausführungsform wird
eine erhebliche Raumersparung im Vergleich zu bekannten ähnlichen monolithischen Schaltungen erzielt.
Die Insel(n) vom ersten Leitfähigkeitstyp können
dabei Schaltungselemente enthalten, die auf oder in der
Insel angebracht sind. Ein derartiges Schaltungselement kann z.B. eine Metall-Halbleiterdiode (Schottky-Diode), eine
MeIaJ1-Oxyd-Halbleiter-(MOS)-Kapazität oder ein aufgedampfter Widerstand sein. Die Erfindung lässt sich aber besonders vorteilhaft bei den Anordnungen verwenden, bei denen in mindestens einem insel f'örraigon Gebiet vom ersten Leitfähigkeitstyp mindestens eine an die Oberfläche ffcn/ciido Zone vom zweiten
Insel angebracht sind. Ein derartiges Schaltungselement kann z.B. eine Metall-Halbleiterdiode (Schottky-Diode), eine
MeIaJ1-Oxyd-Halbleiter-(MOS)-Kapazität oder ein aufgedampfter Widerstand sein. Die Erfindung lässt sich aber besonders vorteilhaft bei den Anordnungen verwenden, bei denen in mindestens einem insel f'örraigon Gebiet vom ersten Leitfähigkeitstyp mindestens eine an die Oberfläche ffcn/ciido Zone vom zweiten
109883/1660
PHN. 4899.
Leitfähigkeitstyp angebracht ist, die völlig von dem inselförmigen
Gebiet umgeben ist. Bei einer derartigen Anordnung ist es erwünscht, dass zwischen der erwähnten Zone vom zweiten
Leitfähigkeitstyp und der sich an die vergrabene Schicht anschliessenden
Oberflächenzone vom zweiten Leitfähigkeitstyp ein gewisser Abstand besteht, um unerwünschte Transistorwirkung
zwischen diesen Zonen zu vermeiden, so dass hier eine möglichst grosse Raumersparung in anderen Teilen der Struktur
besonders wünschenswert ist.
Bei dieser Ausführungsform ist vorzugsweise
die in der Insel angebrachte Zone vom zweiten Leitfähigkeitstyp in einem derartigen Abstand von der vergrabenen Schicht
angeordnet, dass diese Zone zusammen mit dem inseiförmigen
Gebiet und der vergrabenen Schicht einen Transistor bildet, dessen Basiszone durch das inselförmige Gebiet vom ersten
Leitfähigkeitstyp gebildet wird. Dieser Transistor kann einzein
verwendet werden oder einen Teil einer Mehrschichtstruktür,
z.B. einer pnpn-Struktur, bilden, die dadurch erhalten
werden kann, dass eine weitere Oberflächenzone vom ersten
Leitfähigkeitstyp angebracht wird, die völlig von der erwähnten
in der Insel angebrachten Zone vom zweiten Leitfähigkeitstyp umgeben wird.
Die vergrabene Schicht und die sich daran anschliessende
vorzugsweise diffundierte Oberfläclienzone vom
zweiten Leitfähigkeitstyp können in einem homogenen Körper
vom ersten Leitfähigkeit-styp angebracht werden, ohne dass
opitaktisches Anwachsen vei^weiidet wird, z.B. dadurch, dass
10 9 8 8 3/1660
PHN. 4899·
_ Q —
die vergrabene Schicht auf einer gewissen Tiefe unterhalb der
Oberfläche durch Ionenimplantation nach bekannten Techniken angebracht wird. Vorzugsweise enthält der Halbleiterkörper
aber ein Substratgebiet vom ersten Leitfähigkeitstyp, auf
dem eine epitaktische Schicht vom ersten Leitfähigkeitstyp angebracht ist, wobei die vergrabene(n) Schicht(en) sich
zwischen dem Substratgebiet und der epitaktischen Schicht befindet (befinden).
Obgleich dies nicht absolut notwendig ist, wird
die Anordnung nach der Erfindung zum Erreichen einer maximalen Raumersparung vorzugsweise derart ausgebildet, dass das zusammenhängende
Gebiet vom zweiten Leitfähigkeitstyp, das durch
die vergrabene Schicht und die sich daran anschliessende Oberflächenzorie gebildet wird, einen TeiL des in oder auf der
Insel liegenden Halbleiterschaltungselements bildet.
Einige Ausführungaformen der Erfindung sind
in der Zeichnung dargestellt und werden im folgenden näher
beschrieben. Es zeigen:
Fig. 1 schematisch im Querschnitt eine bekannte Halb]ei teranordnung,
Fig. 2 schematisch eine Draufsicht auf eine Halbleiteranordnung nach der Erfindung,
Fig. 3 schema tisch einen Querschnitt längs der
Linie JII-IlI der Fig. Ί durch die Anordnung nach Fig. 2, und
Figuren h - 7 schematisch Querschnitte durch
die Anordnung nach den Figuren 2 und 'J während verschiedener
Herstellungsstufen.
10988 3/1660
PfIN. 4899
- 10 -
Die Figuren sind schematisch und nicht masatäblich
gezeichnet, wobei der Deutlichkeit halber insbesondere die Abmessungen in der Dickenrichtung übertrieben gross dargestellt
sind. Entsprechende Teile sind im allgemeinen in den Figuren mit den gleichen Bezugsziffern bezeichnet.
Xn Fig. 1 ist schematisch im Querschnitt eine
bekannte Anordnung dargestellt. Diese Anordnung enthält einen fc Halbleiterkörper 1 aus Silicium mit einem η-leitenden Substrat
2, auf dem eine η-leitende epitaktische Schicht 3 angebracht ist. Dabei wird ein an die Oberfläche grenzendes inseiförmiges
Gebiet 4 dieser Schicht 3 innerhalb des Körpers völlig von
einer sich unterhalb dieser Insel 4 erstreckenden p-leitenden vergrabenen Schicht 5 und von einer gleichfalls an die Oberfläche
grenzenden diffundierten p-leitenden Oberflächenzone
6 umgeben, welche Oberflächenzone sich an die vergrabene
Schicht 5 anschliesst und mit dieser Schicht ein innerhalb des Körpers völlig von η-leitendem Silicium umgebenes zusammenhängendes
p-leitendes Gebiet bildet. In dem inseiförmigen
Gebiet 4 ist eine p-leitende Oberflächenzone ^ angebracht, die
die Emitterzone eines pnp-Transistors bildet, dessen andere
aktive Zonen durch das Gebiet 4 (die Basiszone) und das Gebiet (5»6) (die Kollektorzone) gebildet werden.
Da sich die Zone 6 praktisch über die ganze
Dicke der Schicht 3 erstrecken muss, ist infolge der seitlichen
Diffusion die Breite dieser Zone 6 an der Oberfläche, sogar bei Diffusion durch Fenster mit einer minimalen Breite,
mindestens gleich dem Zwei fachen, und im allgemeinen gleich
109883/1660
PHN. 4899·
- 11 -
mehr als dem Dreifachen des Abstandes zwischen der vergrabenen Schicht 5 und der Oberfläche. Auch infolge des notwendigerweise
einzuhaltenden Mindestabstandes zwischen den Zonen 6, die zwei benachbarte inseiförmige Gebiete k umgeben, um eine
parasitäre Transistorwirkung zwischen diesen Zonen 6 zu vermeiden, ist der gegenseitige Abstand zweier benachbarter isolierter
Inseln k bei dieser bekannten Struktur noch verhältnismässig
gross.
Fig. 2 ist eine Draufsicht auf und Fig. 3 schematisch ein Querschnitt längs der Linie III-III der Fig. 2
durch eine Halbleiteranordnung nach der Erfindung. Wie die bekannte Anordnung nach Fig. 1 enthält diese Anordnung ein
η-leitendes Substrat 2f auf dem eine epitaktische n-leitende
Schicht 3 angebracht ist, während zwischen dem Substrat 2 und der Schicht 3 örtlich p-leitende vergrabene Schichten 5 angebracht
sind. Das Substrat 2 besteht aus η-leitendem Silicium mit einem spezifischen Widerstand von 1 Sl .cm und einer Dicke
von 200 /um, während die Schicht 3 durch η-leitendes Silicium mit einem spezifischen Widerstand von 0,1 Λ.cm gebildet wird
und eine Dicke von 3 /um aufweist.
Die Weise, in der inseiförmige Gebiete 4 aus
der Schicht 3 erhalten werden, ist hier aber anders als bei
dor bekannten Anordnung. Nach der Erfindung ist der Körper mit einem elektrisch isolierenden Oxydmuster versehen, von
dem ein (in FIr. 3 durch eine gestrichelte Linie begrenzter)
Toil 8 in rt«>n Halbleiterkörper versenkt ist. Dabei wird das
inseif örmig«· (iebiet h völlig von diesem versenkten Oxyd umgebon
(siehe Fig. 2), während an dieses Oxyd 8 eine p-leitende Zone· 9 ffrnnstt, «lie das versenkte Oxyd H von der Insel h trennt
109883/1660
PHN. 4899·
- 12 -
und nur einen Teil dieses versenkten Oxyds 8 begrenzt. Diese Zone 9 schliesst sich an die vergrabene Schicht 5 an und
bildet mit dieser Schicht ein die Insel h völlig umgebendes
zusammenhängendes p-leitendes Gebiet, das ausser von dem versenkten
Oxyd 8 nur von η-leitendem Halbleitermaterial umgeben wird und mit diesem η-leitenden Material einen pn-Ubergang
11 bildet (siehe Fig. 3).
In dem erwähnten inselförmigen Gebiet h ist, gleich wie in Fig. 1, eine p-leitende Oberflächenzone 7 angebracht
(siehe Fig. 3)» die völlig von der Insel h umgeben ist. Diese Oberflächenzone 7 bildet zusammen mit dem die
Zone 7 umgebenden Gebiet h und der unterliegenden vergrabenen
Schicht 5 einen Transistor, dessen Emitter durch die Zone 7» dessen Basis durch das inselförmige Gebiet h und dessen Kollektor
durch die Schicht 5 und die sich daran anschliessende Zone 9 gebildet wird. Die Zonen 7» ^ und 9 schliessen sich
über Fenster in einer über die ganze Oberfläche angebrachten ™ Oxydschicht 13 an die Metallschichten lh, 15 und 16 an. Der
Transistor ist elektrisch von dem übrigen Teil des Siliciumkörpers 1 durch den pn-Ubergang 11 getrennt, der im Betriebszustand
in der Sperrichtung geschaltet ist, indem das n-leitende
Substrat 2 mit d«m höchsten Potential der Schaltung verbunden wird.
Das versenkte Oxyd 8 ist in diesem Beispiel in Form eines Kasters angebracht (siehe Fig. 2), wodurch die
nicht mit dem versenkten Oxyd 8 überzogene Oberfläche in durch das Oxydmuster 8 voneinander getronnte Inseln unterteilt
109883/1660
PHN. Ί899.
- 13 -
wird. In den Figuren 2 und 3 sind zwei dieser Inseln vollständig dargestellt, und zwar die Insel, in der sich der
obenbeschriebene Transistor befindet, und die benachbarte Insel, die eine Diode enthält, die durch die η-leitende Insel
k und eine darin angebrachte p-leitende Zone 17 gebildet wird.
Die Anordnung weist im Vergleich zu der an Hand der Fig. 1 beschriebenen bekannten Struktur u.a. den grossen
Vorteil auf, dass die Zonen 9 besonders dünn sein können und die Breite der versenkten Oxydteile 8 nur derart gross zu
sein braucht, dass eine parasitäre Transistorwirkung zwischen
zu benachbarten Inseln gehörigen Zonen 9 verhindert wird. Die für jedes isolierte Element benötigte Oberfläche ist somit
bei der Anordnung nach der Erfindung beträchtlich kleiner als bei der bekannten Struktur. Ausserdem ist die Kapazität des
pn-übergangs 11 niedriger als bei der bekannten Struktur. Dies ist namentlich darauf zurückzuführen, dass in der bekannten
Struktur (siehe Fig. 1) vor allem der obere Teil des pn-UbergangH M, der an den hochdotierten Teil der Zone 6 grenzt,
der der Oberfläche am nächsten liegt, zu der Kapazität dieses pn-Übergangs 11 beiträgt, welcher Teil in der Anordnung nach
der Erfindung durch Anwendung des Oxydmusters 8 fehlt. Ferner wird bei der Anordnung nach der Erfindung an der Stelle des
versenk ton Oxyds 8 die Kapazität zwischen der Verdrahtung und dem Ha J b L oi terkörper stack herabgesetzt, während an dieser
Stelle auch die Möglichkeit der Bildung von Inversionskanälen infolge der auf dom Oxyd liegenden Metallschichten erheblich
verringert wird.
109883/ 1660
PHN. 4899.
Die in den Figuren 2 und 3 gezeigte Struktur
kann auf verschiedene Weise, z.B. auf folgende Weise (siehe Figuren 4-7)» hergestellt werden. Es wird (siehe Fig. 4)
von einer durch in der Halbleitertechnik allgemein übliche Verfahren hergestellten Struktur ausgegangen, die aus einem
η-leitenden Substrat 2 und einer η-leitenden epitaktischen Schicht 3 mit den obenbeschriebenen Dicken und Dotierungen,
fc sowie aus p-leitenden vergrabenen Schichten 5 mit einer Bor-
18
dotierungen von 10 Atomen/cm3 besteht. Auf dieser Struktur wird eine Siliciumnitridschicht 19 mit einer Dicke von 0,15 /um durch Erhitzung in einer SiHl und NH„ enthaltenden Atmosphäre bei einer Temperatur von etwa 1000° C angebracht. Auf dieser Schicht 19 wird durch Erhitzung in einer SiH., C0„ und Η- enthaltenden Atmosphäre eine Siliciumoxydschicht angebracht. Für alle Einzelheiten der Techniken zum Anbringen der in diesem Beispiel genannten Siliciumnitrid- und -Oxydschichten und zum Maskieren und Ätzen dieser Schichten sei auf "Philips Research Reports", April 1970, S. T18 - 132 verwiesen; darin wird alle für den Fachmann notwendige Auskunft erteilt.
dotierungen von 10 Atomen/cm3 besteht. Auf dieser Struktur wird eine Siliciumnitridschicht 19 mit einer Dicke von 0,15 /um durch Erhitzung in einer SiHl und NH„ enthaltenden Atmosphäre bei einer Temperatur von etwa 1000° C angebracht. Auf dieser Schicht 19 wird durch Erhitzung in einer SiH., C0„ und Η- enthaltenden Atmosphäre eine Siliciumoxydschicht angebracht. Für alle Einzelheiten der Techniken zum Anbringen der in diesem Beispiel genannten Siliciumnitrid- und -Oxydschichten und zum Maskieren und Ätzen dieser Schichten sei auf "Philips Research Reports", April 1970, S. T18 - 132 verwiesen; darin wird alle für den Fachmann notwendige Auskunft erteilt.
Unter Verwendung der in der Halbleitertechnik
allgemein üblichen Photoreservierungsverfahren wird in diese
Doppelschicht aus Siliciumnitrid und Sillciumoxyd eine ringförmige Öffnung geätzt, wonach die erwähnte Oxydschicht in
einer HF-Pufferlösung entfernt wird; anschliessend werden
durch Ätzen mit einer Flüssigkeit, die aus 170 cm1 (>0$-igem
HNO_, 280 cm3 rauchendem HNO , 110 cm1 40%-igem HF und 44O cm3
10 9883/1660
PHN. 4899.
- 15 -
Eisessig besteht, bei 2°C in der Schicht 3 Nuten 20 mit einer Tiefe von 0,8 /um angebracht (siehe Fig. h).
Dann wird (siehe Fig. 5) durch Oxydation in bei 95° C gesättigtem Wasserdampf bei 1000° C die Siliciumoberflache
in den Nuten 20 oxydiert, wobei auch die Nitridschicht 19 mit einer dünnen Oxydschicht 21 überzogen wird, bis in den
Nuten 20 ein Oxydmuster 8 erhalten ist, dessen obere Fläche praktisch mit der Trennfläche zwischen den Schichten 3 und
19 zusammenfällt.
Anschliessend wird (siehe Fig. 6) auf der ganzen Oberfläche mit Hilfe der bereits erwähnten Techniken eine
Schicht 22 aus Siliciumnitrid angebracht, die mit einer SiIiciunioxydschicht
23 überzogen wird. Durch Anwendung eines Photoreservierungsverfahrens wird die Oxydschicht 23 örtlich weggeätzt,
wonach unter Verwendung der verbleibenden Teile der Schicht 2 3 als Maske Offnungen Zh in die Nitridschicht 22 geätzt
werden (siehe Fig. 7)· Dabei wird die erste Nitridschicht 19 beibehalten, weil sie mit der Oxydschicht 21 überzogen ist,
die durch das Ätzmittel (gewöhnlich Phosphorsäure), mit dem das Nitrid weggeätzt wird, praktisch nicht angegriffen wird.
Dann wird Gallium eindiffundiert. Dies erfolgt
bei I0500 C in Argon, als Quelle dient mit Gallium dotiertes
Siliciumpulver, während 15 Minuten. Dabei diffundiert das
Gallium durch das Oxyd hindurch, aber es wird von dem Siliciumnitrid maskiert. Es wird eine p-leitende Zorn» ·) mit einer
Dicke von etwa 0,7 /um erhalten (siehe Fig. 7), die sich
an die vergrabene p-leitende Schicht 5 anschliesst, die in
109883/1660
PHN. U899.
- 16 -
diesem Beispiel in einem Abstand von etwa 2 /um von der Oberfläche
liegt. Es ist einleuchtend, dass die Nuten 20 bei diesem Herstellungsverfahren mindestens eine derartige Breite,
haben müssen, dass nach der Galliumdiffusion die Zonen 9» die
zu nebeneinander liegenden Inseln gehören, sich nicht berühren und mit dem zwischenliegenden Teil der Schicht 3 keine
störende parasitäre Transistorwirkung aufweisen.
In der so erhaltenen Struktur können nach Entfernung
der Schichten 19, 21, 22 und 23 mittels eines weiteren Oxydations- und Maskierungsschrittes gleichzeitig die
Emitterzone 7» die Zone 17 und der Teil der Zone 9» an den
sich die Basiskontaktschicht 16 anschliesst, mittels einer
Bordiffusion angebracht werden, wonach die Struktur nach Fig. 2 erhalten ist. Auch können die letzteren Zonen erwünschtent'alls
gleichzeitig mit den Zonen 9 in einem Galliumdiffusionsschritt angebracht werden, wenn zunächst in die Schichten 19
und 21 die dazu erforderlichen Offnungen geätzt werden.
Das hier beschriebene Verfahren ist nur als ein Beispiel gegeben und die beschriebene Anordnung kann
ebenfalls vorteilhaft durch verschiedene andere Techniken hergestellt werden (siehe z.B. die gleichzeitig eingereichte
niederländische Patentanmeldung Nr (PHN. 4775)).
In den Inseln h können naturgemäss ausser dem
Transistor und der Diode, die in den beschriebenen Beispielen genannt sind, auch andere Halbleiterschaltungselemente, wie
Widerstände, pnpn-Elemente usw., angebracht werden. Auch
können eines oder mehrere dieser Elemente sich völlig oder
109883/1660
PHN. 4899.
- 17 -
teilweise statt in einer Insel k in Form von leitenden Schichten,
z.B. Metallschichten, auf dem inseiförmigen Gebiet k
oder auf der Oxydschicht 13 befinden. Weiter ist es nicht erforderlich, dass das Gebiet, das durch die vergrabene Schicht
5 und die Zonen 9 gebildet wird, einen Teil des erwähnten
Schaltungselements bildet, obgleich dies zur Erzielung einer Raumersparung besonders wünschenswert ist.
Es dürfte einleuchten, dass sich die Erfindung auch weiter nicht auf die beschriebenen Ausführungsbeispiele
beschränkt. Die Dotierung der verschiedenen Zonen kann auch auf andere Weise als durch Diffusion, z.B. durch Ionenimplantation
geschehen, auch kann als Diffusionsquelle eine dotierte Oxydschicht verwendet werden. So kann die vergrabene Schicht
"5, wie bereits erwähnt wurde, erwünschtenfalls auch durch
Ionenimplantation oder epitaktisch angebracht werden. Insbesondere
können statt Silicium auch andere Halbleitermaterialien verwendet werden, die ein brauchbares Oxydmuster bilden
können; als Beispiel sei Siliciumcarbid erwähnt.
109883/1660
Claims (1)
- PHN. 4899·- 18 ,
PATENTANSPRÜCHE.1.1 Halbleiteranordnung mit einem Halbleiterkörpermit mindestens einem an eine Oberfläche des Körpers grenzenden inseiförmigen Gebiet von einem ersten Leitfähigkeitstyp, das mindestens ein Halbleiterschaltungselement enthält und innerhalb des Körpers praktisch völlig von einem sich unterhalb dieser Insel erstreckenden Gebiet vom zweiten Leitfähigkeits- W typ und von einer gleichfalls an die erwähnte Oberfläche grenzenden Oberflächenzone vom zweiten Leitfähigkeitstyp, die sich an das Gebiet anschliesst, begrenzt wird, dadurch gekennzeichnet, dass der Körper mit einem elektrisch isolierenden Oxydmuster versehen ist, von dem mindestens ein Teil in den Elalbleiterkörper versenkt ist, welcher versenkte Teil die erwähnte Insel völlig umgibt, und dass die erwähnte Oberflächenzone vom zweiten Leitfähigkeitstyp durch eine an diesen versenkten Teil grenzende Zone gebildet Wird, die das k versenkte Oxyd von der Insel trennt.2 . Halbleiteranordnung nach Anspruch 1, dadurchgekennzeichnet, dass das Gebiet vom zweiten Leitfähigkeitstyp durch eine vergrabene Schicht gebildet wird. 3· Halbleiteranordnung nach Anspruch 2, dadurchgekennzeichnet, dass die Oberflächenzone und die vergrabene Schicht ein zusammenhängendes Gebiet bilden, das durch einen ersten pn-Ubergang von der Insel getrennt ist, während dieses Gebiet, von dem übrigen Teil des Körpers durch einen zweiten pn-Ubergang getrennt ist, der sich dem versenkten Oxyd anschliesst, das die Insel umgibt.109883/1660PHN. 4899· - 19 -h. Halbleiteranordnung nacli Anspruch 2 oder 3,dadurch gekennzeichnet, dass das versenkte Oxyd in Form eines Rasters angebracht ist, das mindestens zwei voneinander getrennte inselförmige Teile der Halbleiteroberfläche völlig umgibt, und dass sich längs des ganzen Randes jedes dieser Teile eine an das versenkte Oxyd grenzende Oberflächenzone vom zweiten Leitfähigkeitstyp erstreckt, wobei diese Oberl'lächenzonen sich an sich unterhalb jedes der erwähnten Teile der Oberfläche erstreckende vergrabene Schichten vom zweiten Leitfähigkeitstyp anschliessen und mit diesen Schichten Gebiete vom zweiten Leitfähigkeitstyp bilden, die je eines der erwähnten inseiförmigen Gebiete vom ersten Leitfähigkeitstyp völlig umgeben.5. Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, dass in mindestens einem inseiförmigen Gebiet vom ersten Leitfähigkeitstyp mindestens eine an die Oberfläche grenzende Zone vom zweiten Leitfähigkeitstyp angebracht ist, die völlig von dem inseiförmigen Gebiet umgeben ist.6. Halbleiteranordnung nach einem oder mehreren der Ansprüche 2 bis 5» dadurch gekennzeichnet, dass das zusammenhängende Gebiet vom ersten Leitfähigkeitstyp, das aus der vergrabenen Schicht und einer sich daran anschliessenden Oberriächenzone besteht, einen Teil des erwähnten Halbleiterschaltungselements bildet.7· Halbleiteranordnung nach den Ansprüchen 5 und 6,dadurch gekennzeichnet, dass die erwähnte Zone vom zweiten Leitfähigkeitstyp, das inselförmige Gebiet vom ersten Leit-109883/1660PHN. 4899. - 20 -fähigkeitstyp und die vergrabene Schicht vom zweiten Leitfähigkeitstyp einen Transistor bilden.8. Halbleiteranordnung nach einem oder mehrerender Ansprüche 2 bis 5» dadurch gekennzeichnet, dass der Halbleiterkörper ein Substratgebiet vom ersten Leitfähigkeitstyp enthält, auf · dem- eine epitaktische Schicht vom ersten Leitfähigkeitstyp angebracht ist, und dass sich die vergrabene(n) Schicht(en) zwischen dem Substratgebiet, und der epitaktischen Schicht befindet (befinden).109883/1660Leerseite
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NLAANVRAGE7010205,A NL169936C (nl) | 1970-07-10 | 1970-07-10 | Halfgeleiderinrichting omvattende een halfgeleiderlichaam met een althans ten dele in het halfgeleiderlichaam verzonken oxydepatroon. |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2133977A1 true DE2133977A1 (de) | 1972-01-13 |
DE2133977B2 DE2133977B2 (de) | 1978-12-21 |
DE2133977C3 DE2133977C3 (de) | 1979-08-30 |
Family
ID=19810545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2133977A Expired DE2133977C3 (de) | 1970-07-10 | 1971-07-08 | Halbleiterbauelement |
Country Status (13)
Country | Link |
---|---|
US (1) | US3718843A (de) |
JP (1) | JPS5029629B1 (de) |
AT (2) | AT329114B (de) |
BE (1) | BE769730A (de) |
CA (1) | CA927015A (de) |
CH (1) | CH528823A (de) |
DE (1) | DE2133977C3 (de) |
ES (1) | ES393036A1 (de) |
FR (1) | FR2098320B1 (de) |
GB (1) | GB1353488A (de) |
NL (1) | NL169936C (de) |
SE (1) | SE368482B (de) |
ZA (2) | ZA714523B (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2324554A1 (de) * | 1972-05-30 | 1973-12-13 | Ferranti Ltd | Halbleitervorrichtung und verfahren zu ihrer herstellung |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL170901C (nl) * | 1971-04-03 | 1983-01-03 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
NL166156C (nl) * | 1971-05-22 | 1981-06-15 | Philips Nv | Halfgeleiderinrichting bevattende ten minste een op een halfgeleidersubstraatlichaam aangebrachte halfge- leiderlaag met ten minste een isolatiezone, welke een in de halfgeleiderlaag verzonken isolatielaag uit door plaatselijke thermische oxydatie van het half- geleidermateriaal van de halfgeleiderlaag gevormd isolerend materiaal bevat en een werkwijze voor het vervaardigen daarvan. |
JPS5228550B2 (de) * | 1972-10-04 | 1977-07-27 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US34420A (en) * | 1862-02-18 | Improvement in tools | ||
FR1458860A (fr) * | 1964-12-24 | 1966-03-04 | Ibm | Dispositif à circuit intégré, utilisant une lamelle semi-conductrice pré-formée |
US3386865A (en) * | 1965-05-10 | 1968-06-04 | Ibm | Process of making planar semiconductor devices isolated by encapsulating oxide filled channels |
US3597287A (en) * | 1965-11-16 | 1971-08-03 | Monsanto Co | Low capacitance field effect transistor |
FR1527898A (fr) * | 1967-03-16 | 1968-06-07 | Radiotechnique Coprim Rtc | Agencement de dispositifs semi-conducteurs portés par un support commun et son procédé de fabrication |
-
1970
- 1970-07-10 NL NLAANVRAGE7010205,A patent/NL169936C/xx not_active IP Right Cessation
-
1971
- 1971-07-07 GB GB3184071A patent/GB1353488A/en not_active Expired
- 1971-07-07 CH CH1000971A patent/CH528823A/de not_active IP Right Cessation
- 1971-07-07 SE SE08800/71A patent/SE368482B/xx unknown
- 1971-07-07 CA CA117579A patent/CA927015A/en not_active Expired
- 1971-07-08 AT AT593771A patent/AT329114B/de not_active IP Right Cessation
- 1971-07-08 ZA ZA714523A patent/ZA714523B/xx unknown
- 1971-07-08 ZA ZA714522A patent/ZA714522B/xx unknown
- 1971-07-08 AT AT593871A patent/AT329115B/de not_active IP Right Cessation
- 1971-07-08 DE DE2133977A patent/DE2133977C3/de not_active Expired
- 1971-07-08 BE BE769730A patent/BE769730A/xx not_active IP Right Cessation
- 1971-07-08 US US00160653A patent/US3718843A/en not_active Expired - Lifetime
- 1971-07-08 ES ES393036A patent/ES393036A1/es not_active Expired
- 1971-07-09 FR FR7125294A patent/FR2098320B1/fr not_active Expired
- 1971-07-10 JP JP46050733A patent/JPS5029629B1/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2324554A1 (de) * | 1972-05-30 | 1973-12-13 | Ferranti Ltd | Halbleitervorrichtung und verfahren zu ihrer herstellung |
Also Published As
Publication number | Publication date |
---|---|
FR2098320A1 (de) | 1972-03-10 |
CA927015A (en) | 1973-05-22 |
SE368482B (de) | 1974-07-01 |
GB1353488A (en) | 1974-05-15 |
DE2133977B2 (de) | 1978-12-21 |
AT329114B (de) | 1976-04-26 |
NL7010205A (de) | 1972-01-12 |
NL169936C (nl) | 1982-09-01 |
JPS5029629B1 (de) | 1975-09-25 |
DE2133977C3 (de) | 1979-08-30 |
ES393036A1 (es) | 1973-08-16 |
CH528823A (de) | 1972-09-30 |
ATA593771A (de) | 1975-07-15 |
ZA714522B (en) | 1973-02-28 |
ZA714523B (en) | 1973-02-28 |
AT329115B (de) | 1976-04-26 |
US3718843A (en) | 1973-02-27 |
BE769730A (fr) | 1972-01-10 |
NL169936B (nl) | 1982-04-01 |
ATA593871A (de) | 1975-07-15 |
FR2098320B1 (de) | 1974-10-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE1514818C3 (de) | ||
DE2212049C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung und Verfahren zur Herstellung eines Transistors | |
EP0002670B1 (de) | Verfahren zum Herstellen eines bipolaren Transistors in einem Halbleitersubstrat | |
DE2224634C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
DE3334337A1 (de) | Verfahren zur herstellung einer integrierten halbleitereinrichtung | |
DE2612667A1 (de) | Verfahren zur herstellung dielektrisch isolierter halbleiterbereiche | |
DE2253702A1 (de) | Verfahren zur herstellung einer halbleiteranordnung und durch dieses verfahren hergestellte halbleiteranordnung | |
DE2749607C3 (de) | Halbleiteranordnung und Verfahren zu deren Herstellung | |
DE2223699A1 (de) | Dielektrisch isolierte Halbleiteranordnung und Verfahren zur Herstellung | |
DE2510593C3 (de) | Integrierte Halbleiter-Schaltungsanordnung | |
DE2133976C3 (de) | Monolithisch integrierte Halbleiteranordnung | |
DE2420239A1 (de) | Verfahren zur herstellung doppelt diffundierter lateraler transistoren | |
DE2361319C2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE2218680C2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE2617482A1 (de) | Verfahren zur dielektrischen isolation integrierter halbleiteranordnungen | |
DE2318179C2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE2525529A1 (de) | Halbleiteranordnung mit komplementaeren transistorstrukturen und verfahren zu deren herstellung | |
DE2133977A1 (de) | Halbleiteranordnung | |
DE2600375C3 (de) | Halbleiteranordnung mit mindestens zwei komplementären Transistoren und Verfahren zu ihrer Herstellung | |
DE3015101C2 (de) | ||
DE3146779A1 (de) | Integrierte halbleiterschaltung und verfahren zu ihrer herstellung | |
DE2510951A1 (de) | Verfahren zur herstellung einer halbleiteranordnung mit einer in einen halbleiterkoerper versenkten isolierschicht und durch dieses verfahren hergestellte halbleiteranordnung | |
DE2128934C3 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE2216642C3 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE4443933A1 (de) | Halbleitereinrichtung und Verfahren zum Herstellen derselben |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C3 | Grant after two publication steps (3rd publication) | ||
8339 | Ceased/non-payment of the annual fee |