DE2133976C3 - Monolithisch integrierte Halbleiteranordnung - Google Patents
Monolithisch integrierte HalbleiteranordnungInfo
- Publication number
- DE2133976C3 DE2133976C3 DE2133976A DE2133976A DE2133976C3 DE 2133976 C3 DE2133976 C3 DE 2133976C3 DE 2133976 A DE2133976 A DE 2133976A DE 2133976 A DE2133976 A DE 2133976A DE 2133976 C3 DE2133976 C3 DE 2133976C3
- Authority
- DE
- Germany
- Prior art keywords
- zone
- layer
- semiconductor
- epitaxial
- insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 94
- 238000002955 isolation Methods 0.000 claims description 57
- 239000000463 material Substances 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 42
- 238000009413 insulation Methods 0.000 claims description 24
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 230000000873 masking effect Effects 0.000 claims description 10
- 239000011810 insulating material Substances 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 7
- 230000002441 reversible effect Effects 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 239000004020 conductor Substances 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 238000011282 treatment Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 230000018109 developmental process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000000875 corresponding effect Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 101100539481 Caenorhabditis elegans unc-103 gene Proteins 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 244000309464 bull Species 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 235000013312 flour Nutrition 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 235000011007 phosphoric acid Nutrition 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000035484 reaction time Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0658—Vertical bipolar transistor in combination with resistors or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
Description
Die Erfindung bezieht sich auf eine monolithisch id integrierte Halbleiteranordnung entsprechend dem
Oberbegriff des Anspruchs 1.
Eine Halbleiteranordnung dieser Art ist aus der US-PS 33 86 865 bekannt
Bei der Herstellung dieser bekannten Halbleiteran-Vi
Ordnung ist es erforderlich, zusätzlich eine dicke Isoliermaterialschicht niederzuschlagen und dann teilweise
durch aufwendige Verfahrensschritte, wie Schleifen oder Ätzen, wieder zu entfernen.
Aus IBM Techn. Discl. Bull. 8 (1966) 12,1846/47, ist es
on bekannt, einen sehr dünnen Siliciumkörper mit einer
SiO2-Schicht zu umgeben und dann durch völlig durch ihn hindurchgehende diffundierte Zonen in Inseln zu
unterteilen. Dies hat aber die weiter unten dargelegten Nachteile des seitlichen Begrenzens von Inseln durch
i>·; diffundierte Zonen.
Schließlich ist es aus Philips Res. Rep. 25 (1970), 118—131 bekannt. Silicium mit Hilfe einer gegen
Oxidation schützenden Maskierung aus Siliciumnitrid
nur örtlich in Siliciumoxid umzuwandeln.
Üblicherweise wird bei der Herstellung monolithisch integrierter Halbleiteranordnungen eine epitaktische
Schicht auf einem Substratkörper vom entgegengesetzten Leitungstyp angebracht Die epitaktisrhe Schicht ist
durch Isolierzonen vom entgegengesetzten Leitungstyp in gegeneinander isolierte Inseln geteilt, indem von der
Oberfläche der epitaktischen Schicht her ein geeigneter Dotierstoff örtlich eindiffundiert wird. Zu gleicher Zeit
kann ein Dotierstoff vom gleichen Leitungstyp, der zuvor örtlich in die Substratoberfläche eindiffundiert
worden war, aus dem Substrat in die epitaktische Schicht hineindiffundieren. In der Insel können z. B.
durch Diffusion eine oder mehrere Zonen zur Bildung von Halbleiterschaltungselementen, wie Transistoren,
Dioden, Widerstände oder Kapazitäten angebracht werden. Das nach dieser Bildung verbleibende Material
der epitaktischen Schicht kann dabei selber einen Teil des Schaltungselements bilden, kann aber grundsätzlich
auch als Isolierung eines in der Insel gebildeten Schaltungselements dienen.
Dem Vorteil, daß solche Isolierzonen durch übliche
Planartechniken gebildet und auf übliche Weise mit einer Oxydschicht überzogen werden können, über die
Metallbahnen geführt werden können, durch die z. B. Schaltungselemente in verschiedenen Inseln miteinander
verbunden werden können, steht der Nachteil gegenüber, daß eine solche Isolierzone insbesondere an
der Oberfläche eine hohe Dotierungskonzentration aufweist, wodurch der PN-Übergang mit einer benachharten
Inselzone eine verhältnismäßig niedrige Durchschlagspannung und eine hohe Kapazität aufweist Auch
müssen in der Insel angebrachte Zonen von einem dem des epitaktisch angebrachten Materials entgegengesetzten
Leitungstyp von der Isolierzone durch eine zwischenliegende Zone getrennt werden, die den
gleichen Leitungstyp wie das epitaktisch angebrachte Material aufweist und z. B. aus dem epitaktischen
Material selber besteht Eine solche Trennung erfordert wieder mehr Platz an der Oberfläche. Wenn diese
zwischenliegende Zone eine niedrige Dotierungskonzentration aufweist, wie z. B. oft für die Dotierung in
dem ursprünglichen epitaktisch angebrachten Material üblich ist, besteht die Möglichkeit, daß Inversionskanäle
an der Oberfläche gebildet werden, die eine Kurzschlußverbindung zwischen der Isolierzone und einer in der
Inselzone liegenden Zone herstellen. Um einer derartigen Inversion entgegenzuwirken, kann zwar durch
Diffusion die Oberflächenkonzentration der Dotierung erhöht werden, aber dann werden entweder schroffere
PN-Übergänge mit entsprechend niedrigerer Durchschlagspannung und höherer Kapazität gebildet oder ist
mehr Platz erforderlich, damit ein gewisser Abstand zwischen diesem hoch dotierten Gebiet und der
Isolierzone erhalten werden kann.
Der Erfindung liegt nun die Aufgabe zugrunde, die Halbleiteranordnung nach dem Oberbegriff des Anspruchs
1 so auszugestalten, daß bei ihrer Herstellung auf das Niederschlagen und teilweise wieder Entfernen
einer dicken Isoliermaterialschicht verzichtet werden kann und eine verbesserte Inselisolierung erhalten wird.
Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen
Merkmale gelöst.
Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Dadurch, daß in der Isolierzone, die nebeneinanderlieeende Inseln in der eDilaktischen Schicht voneinander
trennt, die versenkte Isoliei-schicht gerade in demjenigen
Teil angebracht wird, in dem bei Anwendung bekannter, lediglich durch Diffusion gebildeter Isolierzonen
die isolierenden Eigenschaften weniger günstig sind, wird diese Isolierung völlig ausgenutzt
Es sei noch bemerkt, daß es an sich bekannt ist, durch
Behandlungen zur örtlichen Entfernung von Material Nuten zur Bildung von Isolierzonen anzubringen. Es ist
bekannt, abgesehen von einer etwaigen Oxydhaut auf den Nutenwänden, diese Nuten nicht auszufüllen. Dabei
lassen sich aber schwer leitende Verbindungen zwischen den dabei gebildeten Inseln herstellen. Diese Nuten
können auch von außen her mit Material ausgefüllt werden. Dabei wird aber auch Material auf den höher
benachbarten Teilen abgelagert, wodurch eine stark unebene Oberfläche gebildet wird, die für die Anwendung
üblicher photographischer Verfahren weniger geeignet ist und die sich schwer, und dann nur bei
Anwendung erheblicher Dicken der Ablagerung, flach machen läßt Zur Bildung einer versenkten Isolierschicht
aus genetisch durch Umwandlung des Halbleitermaterials gebildetem Isoliermaterial können Oberflächenteile
des Halbleiters örtlich durch Anwendung einer geeigneten Maskierung abgeschirmt werden. Die
Dicke der Isolierschicht ist mit der Dicke des umgewandelten Halbleitermaterials korreliert Das
Verhältnis zwischen diesen Dicken wird durch das von dem Reaktionsprodukt eingenommene Volumen in
bezug auf das Volumen des umgewandelten Halbleiters bestimmt Bei Umwandlung von Silicium in Siliciumdioxyd
beträgt dieses Verhältnis etwa 2.1, weil die Oxydation von Silicium mit etwa einer Verdopplung des
Volumens einhergeht Weiter sei bemerkt daß im letzteren Falle, in dem die epitaktische Schicht aus
Silicium besteht, ein Oxydationsvorgang verwendet werden kann, der im Rahmen der bisher zur Herstellung
integrierter Schaltungen verwendeten Planartechniken liegt
Die Dicke der aus durch Umwandlung des Halbleitermaterials erhaltenem Isoliermaterial bestehenden Isolierschicht
läßt sich verhältnismäßig genau einstellen, weil die Geschwindigkeit, mit der die Dicke zunimmt
geringer ist, je nachdem die bereits erhaltene Dicke größer ist Die letztere Erscheinung bringt jedoch
andererseits den Nachteil mit sich, daß zum Erhalten großer Dicken derart lange Reaktionszeiten erforderlich
sind, daß der Vorgang weniger attraktiv wird.
Ein Vorteil der Halbleiteranordnung nach der Erfindung ist der, daß die Anwendung versenkter
Isolierschichten aus durch Umwandlung von Halbleitermaterial erhaltenem Isoliermaterial nicht auf epitaktische
Schichten beschränkt zu werden braucht, deren Dicken höchstens gleich der Tiefe der versenkten
Isolierschicht ist. Auf größerer Tiefe in der epitaktischen Schicht kann der verbleibende Teil der Isolierzone
unbedenklich in dem Halbleitermaterial selber gebildet sein.
Wenn der Substratkörper aus einem Halbleitermaterial von einem dem des darauf angebrachten epitaktischen
Materials entgegengesetzten Leitungstyp besteht, läßt sich eine gegenseitige Isolierung der Inseln erzielen,
indem die Isolierschicht bis zu der Verarmungsschicht des PN-Übergangs zwischen dem Substrat und der
epitaktischen Halbleiterschicht reicht.
Bei der Weiterbildung nach Anspruch 4 kann die Isolierzone zumindest bis zu der Verarmungsschicht des
PN-Übergangs zwischen der vergrabenen Schicht und dem darüberlieeenden Material der epitaktischen
Halbleiterschicht reichen. Die vergrabene Schicht kann sich aber auch bis zu der Isolierzone erstrecken. Bei
Anwendung einer derartigen vergrabenen Schicht treten verhältnismäßig hohe Dotierungskonzentrationen
auf. Im Zusammenhang mit der Gefahr vor Kurzschluß zwischen etwaigen in den Inseln angebrachten
dotierten Zonen und dieser vergrabenen Schicht soll ein genügender Abstand zwischen einer solchen
angebrachten Zone und dieser Schicht eingehalten werden. In bezug auf die Isolierschicht trifft eine solche
Erwägung nicht zu. Die Isolierzone soll mit Rücksicht auf ihre Funktion vorzugsweise eine angemessene
versenkte Tiefe in der epitaktischen Schicht aufweisen. Dies ist nicht nur zum Erhalten einer besseren
Isolierung zwischen den Inseln bei Anwendung geeigneter Dicken der epitaktischen Schicht erwünscht,
sondern durch die Isolierzone soll auch ein genügender Abstand zwischen dem darunterliegenden Halbleitermaterial
und gegebenenfalls über die Isolierschicht geführten leitenden Verbindungen gesichert werden,
damit die kapazitive Kopplung zwischen diesen Teilen gering sein wird.
Mit den Weiterbildungen nach den Ansprüchen 12 bis
14 kann eine weitere Raumersparung erhalten werden. Die Tiefe der versenkten Isolierzone ist dabei im
allgemeinen größer als die Tiefe der betreffenden Zone. Ein zusätzlicher Vorteil ist der, daß die Oberfläche des
PN-Obergangs mit dem angrenzenden Material vom entgegengesetzten Leitungstyp und somit die Kapazität
dieses Übergangs verringert werden, während eine solche Zone nun nicht an ihrem ganzen Umfang und bei
Begrenzung durch die versenkte Isolierschicht sogar an keiner einzigen Stelle ihres Umfangs eine stark
gekrümmte Grenze mit Halbleitermaterial vom entgegengesetzten Leitungstyp bildet Insbesondere ist dafür
die Basiszone eines Transistors geeignet
Nach der Weiterbildung der Erfindung nadi Anspruch
11 weist die Halbleiteranordnung auf der Seite der epitaktischen Halbleiterschicht eine praktisch ebene
Oberfläche auf. Unter einer praktischen ebenen Oberfläche ist hier eine Ebenheit zu verstehen, die in der
gleichen Größenordnung wie die bei üblichen Planartechniken erhaltene Ebenheit liegt Bei üblichen
Planartechniken werden Oxydschichten von höchstens 0,5 μπι verwendet Sollten bei den üblichen Planartechniken
dicke nicht-versenkte Oxydhäute von z. B. 2 μπι
zur Herabsetzung der Verdrahtungskapazität durch kapazitive Kopplung zwischen den leitenden Streifen
auf dem Oxyd und dem darunterliegenden Halbleitermaterial verwendet werden und würden in ein solches
dickes Oxyd die Fenster z. B. zum Anbringen von Kontakten geätzt werden, so weist ein solches dickes
Oxyd den Nachteil auf, daß das Atzen dieser Fensier mit
erheblicher Unterätzung einhergeht, während mit der leitenden Verbindung zwischen einem Kontakt in dem
Fenster und einem Zufuhrleiter auf dem Oxyd ein Höhenunterschied von 2 μπι überbrückt werden muß.
Durch die Anwendung versenkter Isolierung, z. B. versenkten Siliciumoxyds, das durch örtliche Oxydation
von Silicium unter Anwendung einer Maskierung auf angrenzenden Halbleiterteilen z. B. mit Hilfe von
Siliciumnitrid, erhalten ist, können praktisch flache
Obergänge erzielt werden, während dennoch ein sehr dickes Isoliermaterial, das zum Erhalten einer geringen
Verdrahtungskapazität günstig ist, benutzt wird. Die
ursprüngliche Dicke des umgewandelten Halbleitermaterials bestimmt nämlich, wie bereits erwähnt wurde, die
Dicke der erhaltenen Isolierschicht Unter Berücksichtigung der endgültigen Höhe der Isolierung auf dem
Halbleiter neben der Isolierzone kann nun die Halbleiteroberfläche vorher derart profiliert werden,
daß nach der Bildung der Isolierzone die Oberfläche -, dieser Zone auf etwa der gleichen Höhe wie die
Halbleiteroberfläche neben der Isolierzone zu liegen kommt In dem theoretischen Fall, in dem die Bildung
der Isolierschicht durch Reaktion mit dem Halbleiter eine Volumenverringerung veranlassen würde, kann
ίο vorher ein wenig Halbleitermaterial neben der zu
bildenden Isolierzone durch Ätzen unter Verwendung einer Maskierung entfernt werden. In solchen Fällen,
z. B. bei der Bildung einer Isolierzone durch maskierende Oxydation epitaktischen Siliciums, wird aber eine
ι ■> erhebliche Volumenvergrößerung durch die Umwandlung
erhalten. In diesem Falle kann an der Stelle der anzubringenden Isolierzone, vorzugsweise durch Anwendung
einer Maskierung, die auch bei der Umwandlung zur Bildung der Isolierzone verwendet wird,
jo Halbleitermaterial weggeätzt werden, so daß an der
Stelle, an der die Isolierzone gebildet werden muß, die Halbleiteroberfläche niedriger als die benachbarte
Halbleiteroberfläche zu liegen kommt, und zwar bis zu einer derartigen Tiefe, daß nach der Bildung der
2"> Isolierzone durch die Volumenvergrößerung die Oberfläche
der Isolierzone etwa auf der gleichen Höhe wie die benachbarte Halbleiteroberfläche auf der darauf
endgültig angebrachten Isolierung zu liegen kommt Höchstens können am Übergang kleine Unregelmäßig-
jo keiten gebildet sein, die jedoch nicht derartig sind, daß
sie das Anbringen von Metalleitern über die Isolierzone hin behindern.
Einige Ausführungsbeispiele der Halbleiteranordnung nach der Erfindung sind in den Zeichnungen
dargestellt und werden im folgenden näher beschrieben. Es zeigen
F i g. 1 — 3 schematisch im Querschnitt und im Detail
aufeinanderfolgende Stufen der Herstellung einer Ausführungsform einer Halbleiteranordnung nach der
Erfindung mit einer Anzahl in Inseln angebrachter Halbleiterschaltungselemente;
Fig.4-7 schematisch im Querschnitt und im Detail
aufeinanderfolgende Stufen der Herstellung einer anderen Ausführungsform einer Halbleiteranordnung
nach der Erfindung;
Fig.8 schematisch im Detail und im Längsschnitt
Inselisolierungen nach möglichen Abwandlungen im Rahmen der Erfindung;
F i g. 9 im Detail und im Längsschnitt andere mögliche
F i g. 9 im Detail und im Längsschnitt andere mögliche
Ein einkristalliner Halbleiterkörper 1, der aus P-leitendem Silicium mit einem spezifischen Widerstand
von i Ωΰπ bcsic'ni und z. B. eine Dicke von
100—150μΐη und einen Durchmesser von 2—4 cm
aufweist, welcher Körper erwünschtenfalls nachher zum
Erhalten einer Anzahl gesonderter Halbleiteranordnungen unterteilt werden kann, wird auf einer Seite mit
einer epitaktischen Schicht 2 versehen (siehe F i g. 1). Auf dieser Seite sind zuvor durch an sich bekannte
Planartechniken örtlich mit Arsen dotierte N+-Zonen zur Bildung vergrabener N+-Schichten 3 und 4
angebracht Das epitaktische abgelagerte Material besteht aus N-leitendem Silicium mit einem spezifischen
Widerstand von 1 Ωση. Das Material zur Bildung der
epitaktischen Schicht 2 kann auf an sich bekannte Weise durch Zersetzung von Silan oder Reaktion von
Halogensilan mit Wasserstoff abgelagert werden. Die Dicke der epitaktischen Schicht beträgt in diesem Fall
2,5 μηι. Durch Diffusion des Arsens können dabei die in
dem Substrat angebrachten mit Arsen dotierten N+-Zonen sich gegebenenfalls etwas in der epitaktischen
Schicht 2 ausdehnen. Auf an sich bekannte Weise wird eine Siliciumnitridschicht 6 abgelagert. Diese
Siliciumnitridschicht 6 wird z. B. dadurch angebracht, daß der Körper 1 mit der epitaktischen Schicht 2 auf
eine Temperatur von etwa 100O0C in einem Gasgemisch
von SiH« und NH3 erhitzt wird. Die Dicke der Siliciumnitridschicht beträgt etwa 0,15 μπι. Unter dem
Nitrid kann gegebenenfalls noch eine sehr dünne Siliciumoxydschicht, z. B. mit einer Dicke von etwa
50 nm angebracht werden (nicht dargestellt). Auf der Siliciumnitridschicht 6 wird eine Siliciumoxydschicht 7
mit einer Dicke von 0,2 μίτι ζ. Β. aus einem Gasgemisch
niedergeschlagen, das aus einem Trägergas, wie Argon, SiH4 und Sauerstoff besteht insbesondere die Siliciumnitridschicht
6 dient zur Maskierung des darunterliegenden Siliciums gegen Oxydation bei der nachher örtlich
zu bildenden versenkten Isolierzone Siliciumoxyd.
An der Stelle der anzubringenden Isolierzonen werden nun öffnungen 11 in den Nitrid-Oxydschichten
6,7 angebracht Durch photographisches Verfahren und eine Flußsäureätzbehandlung werden zu diesem Zweck
auf übliche Weise zunächst örtlich öffnungen in der Oxydschicht 7 angebracht, wonach die verbleibenden
Teile dieser Oxydschicht als Maskierung beim örtlichen Wegätzen der Nitridschicht 6 mit Orthophosphorsäure
verwendet werden.
Die erhaltene örtliche Maskierung wird nun zunächst dazu verwendet in die epitaktische Schicht 2 mit einem
an sich bekannten langsam wirkenden Ätzmittel für Silicium Nuten 8 zu ätzen. In dem vorliegenden Falle
werden z. B. Nuten mit einer Tiefe von gut 1 μπι geätzt
Dabei ist die in F i g. 1 gezeigte Stufe erhalten.
Die Oxydschicht 7 wird nun mit Flußsäure weggeätzt Dann wird der Halbleiterkörper einer oxydierenden
Behandlung in Dampf mit einem Druck von etwa 1 bar und bei einer Temperatur von etwa 10000C unterworfen.
Das Nitrid 6 schützt dabei die darunterliegende Oberfläche des Siliciums vor der Einwirkung der
oxydierenden Atmosphäre. In den Nuten 8 kann jedoch der Dampf auf das Silicium unter Bildung von
Siliciumoxyd einwirken. Dadurch, daß das gebildete Siliciumoxyd gut das Doppelte des Volumens des
ursprünglichen umgewandelten Siliciums einnimmt dehnt sich die Oxydzone, die sich an den Nutenwänden
bildet sowohl in der epitaktischen Schicht 2 als auch in der Nut selber aus. Nach einer Behandlungsdauer von
etwa 16 Stunden ist eine Oxydschicht 20 in den Nuten
bis zu einer Tiefe von 2 μπι gebildet welches Oxyd die
ursprünglichen Nuten 8 praktisch völlig ausfüllt Die vergrabener. Schichten 3 und 4 kennen sich inzwischen
durch weitere Arsendiffusion etwas in der epitaktischen Schicht 2 ausgedehnt haben. Die erhaltene Stufe ist in
F ig. 2 dargestellt
Die Oberseite der Isolierzone 20 liegt nun praktisch auf dem gleichen Pegel wie die Oberseite der
epitaktischen Schicht 2. Die Unterseite der versenkten Isolierzone 20 liegt in einem Abstand von etwa '/2 um
von dem PN-Übergang zwischen dem P-leitenden Substratmaterial 1 und dem Material der epitaktischen
Schicht 2. Zu beiden Seiten des PN-Obergangs zwischen dem Substrat 1 und der epitaktischen Schicht 2 wird,
wenn keine äußere Spannung über diesem Obergang angelegt wird, eine Verarmungsschicht durch Diffusion
von Ladungsträgern und das dadurch erhaltene Kontaktpotential gebildet Die Dicke der epitaktischen
Schicht und die Tiefe der versenkten Isolierzone können derart gewählt werden, daß ohne das Anlegen einer
äußeren Spannung sich diese Verarmungsschicht an die Unterseite der versenkten Isolierzone anschließt.
Vorzugsweise wird aber in der hergestellten Halbleiteranordnung sichergestellt, daß eine genügend hohe
Spannung in der Sperrichtung über dem erwähnten PN-Übergang angelegt wird, damit die gebildete
Verarmungsschicht 21, deren Begrenzung in F i g. 2 mit gestrichelten Linien angedeutet ist, genügend weit in die
epitaktische Schicht reicht, um eine Isolierzone zu bilden, die teilweise aus der versenkten Isolierzone 20
und teilweise aus dem darunterliegenden Teil der Verarmungsschicht 21 besteht Die epitaktische Schicht
wird auf diese Weise in Inseln 22 geteilt die seitlich elektrisch voneinander getrennt sind, teilweise durch die
versenkte Isolierzone 20 und, wenigstens wenn die fertige Halbleiteranordnung in Betrieb ist, teilweise
durch den darunterliegenden Teil der Verarmungsschicht 21.
Auf an sich bekannte Weise können nun in den erhaltenen Inseln Schaltungselemente durch übliche
Diffusionsvorgänge gebildet werden, wobei erwünschtenfalls die bereits vorhandene Nitridmaskierungsschicht
6 benutzt werden kann; diese Schicht kann aber auch völlig entfernt und durch eine frische Oxydschicht
ersetzt werden, während auch Kombinationen von Teilen der alten Nitridmaskierungsschicht und einer
neuen Oxydmaskierungsschicht zugleich verwendet werden können. Auch kann die Nitridschicht erwünschtenfalls
in der endgültigen Halbleiteranordnung örtlich als isolierender Oberflächenüberzug dienen.
F i g. 3 zeigt in den Inseln der epitaktischen Schicht angebrachte Halbleiterschaltungselemente, und zwar in
einer Insel einen NPN-Transistor 25, in einer Insel einen MIS-Transistor 26, in einer Insel eine Diode 27 und in
einer Insel ein Widerstandselement 28.
Der Transistor 25 wird dadurch erhalten, daß in die betreffende Insel, unter der die vergrabene Schicht 3
angebracht ist durch an sich bekannte Planartechniken örtlich ein Akzeptor, z. B. Bor, zur Bildung der Basis 31
und örtlich ein Donator, z. B. Phosphor, zur Bildung des Emitters 32 eindiffundiert werden. Der Kollektor wird
dann durch das verbleibende N-leitende Material 30 der epitaktischen Schicht, die zur Herabsetzung des
Kollektorreihenwiderstandes dienende vergrabene Schicht und eine zugleich mit der Emitterdiffusion
angebrachte hoch dotierte Oberflächenkontaktzone 33 gebildet Die Tiefe der Basisdiffusionszone 31 beträgt
z. B. 1 μπι. Sie schließt sich über einen Teil des Umfangs
an die versenkte Isolierzone 20 an, während die Kollektorkontaktierungszone 33, die eine Dicke von
CtVfa 0,5 μΐπ aufweist in einiger Entfernung von der
Basiszone 31 liegt aber sich ebenfalls an einem Teil ihres Umfangs an die versenkte Isolierzone 20
anschließt Dadurch, daß sowohl die Basiszone als auch die Kollektorkontaktierungszone direkt an die Isolierzone
grenzen und keine Zwischenräume zwischen der Isolierzone und den beiden ersteren Zonen erforderlich
sind, wird Raum eingespart Bei der vorliegenden Bauart ist auch die Größe des Basis-Kollektor-Obergangs und
somit auch die Basis-Kollektor-Kapazität geringer geworden. Es ist sogar möglich, daß man z. B. bei einer
rechteckigen Basiszone drei Seiten an die versenkte Isolierzone 20 grenzen läßt Es sei noch bemerkt daß die
vergrabene Zone 3, gleich wie die vergrabene Zone 4, unbedenklich an die versenkte Isolierzone 20 grenzen
kann, wenn gesichert wird, daß eine genügend breite
ίο
Zone der Verarmungsschicht nach wie vor an die Isolierzone 20 grenzt. Der Transistor 25 ist auf an sich
bekannte Weise an der Oberfläche mit einer dünnen Isolierschicht, z. B. aus Siliciumoxyd, versehen, in der
Fenster für einen Kollektorkontakt 34 auf der Kollektorkontaktierungszone, einen Basiskontakt 35
und einen Emitterkontakt 36 angebracht sind. Über diese dünne Isolierschicht können auf an sich bekannte
Weise Anschlüsse in Form von Metallstreifen zu den Kontakten 34,35 und 36 geführt sein.
Der M IS-Transistor 26 ist auf an sich bekannte Weise
mit einer Source 40 und einem Drain 41 versehen, die während der Basisdiffusion des Transistors 25 gebildet
sind. Das Material des zwischenliegenden Torgebietes besteht aus N-leitendem Silicium der ursprünglichen
Zusammensetzung der epitaktischen Schicht 2. Die auf diesem zwischenliegenden Torgebiet angebrachte Isolierung
kann aus einer dünnen Siliciumoxydschicht bestehen; sie kann aber auch aus einer Nitrid- oder einer
Oxyd-Nitridschicht bestehen, wie sie ursprünglich für die Maskierung bei der Bildung der versenkten
Isolierzone verwendet wurde. Auf der Isolierschicht 44 ist die Torelektrode 45 angebracht, die aus aufgedampften
Metall besteht. Die Gebiete Source und Drain sind mit Kontakten 42 bzw. 43 versehen. Die Source- und
Draingebiete schließen sich in diesem Falle an die Isolierzone 20 an, wodurch eine Raumersparung
erhalten und die Kapazität herabgesetzt wird. Die vorliegende Bauart ermöglicht es u. a, bei Anwendung
einer Anzahl in gesonderten Inseln liegender MIS-Transistoren durch das Anlegen gesonderter Spannungen an
das epitaktische Material in den Inseln in bezug auf die zugehörigen Quellengebiete M IS-Transistoren mit
verschiedenen Schwellwertspannungen zu erhalten.
Die Diode 27 enthält eine N-leitende Elektrode, die durch das epitaktisch angebrachte Material 50, die
vergrabene Schicht 4 zur Herabsetzung des Reihenwiderstandes der Diode und eine während der
Emitterdiffusion angebrachte Kontaktierungszone 52 gebildet wird, und eine P-leitende Elektrode 51, die
während der Basisdiffusion gebildet wird. Auch in diesem Falle kann eine Raumersparung erhalten
werden, indem man die Zonen 52 und 51 an die Isolierzone 20 grenzen läßt, während im Zusammenhang
mit der Kapazität ähnliche Vorteile wie für die obenbeschriebene Basiszone 31 des Transistors 25
erhalten werden können. Die Diode 27 ist weiter mit aufgedampften ohmschen Kontakten 53 und 54
versehen. Auch kann in einer Insel ein Widerstandselement 28 gebildet werden, indem in dem N-leitenden
epitaktischen· Material auf an sich bekannte Weise während der Basisdiffusion für den Transistor 25 ein
schmaler langgestreckter Widerstandsstreifen 56 aus P-Ieitendem Sih'ciun? gebildet wird, dessen Enden
gleichfalls durch die Basisdiffusion mit breiten Kontaktzonen versehen werden. In F i g. 3 ist eine solche nach
hinten liegende Kontaktzone 57 mit einer gestrichelten Linie angedeutet, die die untere Grenze dieser Zone mit
dem ursprünglichen epitaktisch angebrachten N-leitenden Material bezeichnet Die Kontaktzonen können sich
seitlich an die versenkte Isolierzone 20 anschließen, wodurch Raum erspart wird. Der Widerstandsstreifen
56 kann gemäß einer geraden Linie verlaufen. Ein solcher Widerstandsstreifen kann aber auch mäanderförmig
gestaltet sein. Da die Möglichkeit eines Durchschlags mit Isolierzonen dabei nicht berücksichtigt
zu werden braucht, kann der Abstand des mäanderförmigen Widerstandsstreifens von der versenkten
Isolierschicht klein gehalten werden, was gleichfalls in bezug auf völlig durch Diffusion erhaltene
Isolierzonen eine Raumersparung bedeutet.
Die versenkte Isolierzone 20 kann außerdem als Träger für metallene Verbindungsstreifen und Zufuhrleiter,
z. B. 58, dienen. Da die Oberfläche dieser versenkten Isolierzone auf etwa gleicher Höhe wie die
Oberflächen der benachbarten viel dünneren Isolierschichten auf den Inseln liegt, ergibt sich nicht die
ίο Schwierigkeit, Verbindungen über Oberflächen sehr
stark verschiedener Pegel zu erhalten, wie sie bei Anwendung nicht versenkter dicker Maskierungsschichten und darin angebrachter Fenster zu Oberflächen
auf dünnen Isolierschichten oder Oberflächen des
is Halbleiters in den Kontaktfenstern auftreten. Trotzdem
ergibt sich der Vorteil, daß die kapazitive Kopplung zwischen dem Leiter 58 und dem unterliegenden
PN-Übergang ohne das Anlegen einer äußeren Spannung ein Kontaktpotential durch Diffusion von
Ladungsträgern infolge der Konzentrationsunterschiede zwischen diesen Ladungsträgern zu beiden Seiten
des PN-Überganges auftreten. Die dabei erhaltene
Spannung über dem PN-Übergang bewirkt die Bildung einer Verarmungsschicht. Diese Verarmungsschicht
über dem PN-Übergang zwischen dem Substrat und der epitaktischen Schicht kann bei der in F i g. 3 gezeigten
Anordnung bis zu der versenkten Isolierzone 20 reichen.
Im allgemeinen empfiehlt es sich aber, eine genügend
große Spannung in der Sperrichtung zwischen dem P-Ieitenden Substrat 1 und den angrenzenden Inseln aus
N-Ieitendem Material der epitaktischen Schicht 2 anzulegen, um zu sichern, daß die betreffende
Verarmungsschicht eine genügende Breite aufweist, damit eine genügend effektive Isolierung mit der
versenkten Isolierzone 20 gebildet werden. Dabei sei bemerkt, daß es bei integrierten Schaltungen mit durch
Isolierzonen seitlich voneinander getrennten HaIbleiterschaltungselementen,
die in der epitaktischen Schicht von einem ersten Leitfähigkeitstyp aufgebaut sind, welche epitaktische Schicht auf einem Substrat
vom entgegengesetzten Leitfähigkeitstyp angebracht ist, üblich ist, an dieses Substrat eine Spannung in der
Sperrichtung anzulegen, die gleich der — in der Sperrichtung gesehen — höchsten Spannung ist, die in
der integrierten Schaltung selber angewandt wird In dem Beispiel nach F i g. 3 kann z. B. an das P-leitende
Substrat 1 eine gleiche Vorspannung wie an die Basis 31
so des Transistors 25 angelegt werden.
Weiter sei noch bemerkt, daß die Möglichkeit besteht,
daß die Verarmungsschicht 21 und das dazu gehörige Raumladungsgebiet sich derart weit in der epitaktischen
Schicht ausgedehnt haben, daß in den Inseln die Gefahr vor Nebeneffekten durch Wechselwirkung mit diffundierten
Zonen, z. B. Transistorwirkung oder Durchschlageffekte (punch-through), auftritt Durch Anwendung
vergrabener Schichten unterhalb der Inseln vom gleichen Typ wie die epitaktische Schicht 2, wie Zonen 3
und 4 in Fig.3, kann eine derartige weitgehende
Ausdehnung der Verarmungsschicht in den Inseln verhindert werden.
Bei der Ausführungsform nach Fig.3 wird die Isolierung zwischen den Inseln in der epitaktischen
Schicht 2 durch die versenkte Isolierzone 20 und die sich an die Unterseite dieser Zone anschließenden Teile der
Verarmungsschicht 21 gebildet, die eine ohmsche Verbindung zwischen benachbarten Inseln über das
unterhalb der versenkten Isolierzone liegende epitaktische Material unterbrechen. Es ist aber auch möglich,
unterhalb der versenkten Isolierschicht eine vergrabene Schicht von einem dem der epitaktischen Schicht
entgegengesetzten Leitungstyp anzubringen, die sich s von dem Substrat her in der epitaktischen Schicht
ausgedehnt hat. Ein betreffendes Beispiel wird nachstehend an Hand der F i g. 4 - 7 beschrieben.
Es wird von einem einkristallinen Halbleiterkörper 61 aus P-leitendem Silicium ausgegangen, wobei mit Hilfe to
üblicher Planartechniken mit Arsen dotierte niederohmige
N-Ieitende Zonen 62 und eine mit Bor dotierte niederohmige P-Ieitende Zone 63 gebildet werden. Die
Zone 63 hat die Form eines Netzwerks und umschließt z. B. seitlich die Zonen 62. Die Teile dieser Zone 63
weisen z. B. eine Breite von 3 μπι auf. Die erhaltene
Stufe ist in Fig,4 dargestellt. Wie bei planaren
Diffusionsvorgängen üblich ist, ist auf der Oberfläche des Halbleiterkörpers 61 eine Oxydschicht 64 angebracht.
Diese Oxydschicht wird nun auf übliche Weise mit Flußsäure entfernt
Auf dem Siliciumkörper 61 wird nun eine hochohmige N-Ieitende epitaktische Schicht 68 mit einer Dicke von
z. B. 4 μπι abgelagert Während dieser Ablagerung können durch Diffusion die Zonen 62 und 63, die dabei
zu vergrabenen Schichten werden, sich in der epitaktischen Schicht 68 ausdehnen. Insbesondere die
vergrabene Schicht 63 kann sich dabei schneller als die vergrabene Schicht 62 ausdehnen, weil Bor schneller als
Arsen diffundiert
Auf gleiche Weise wie oben bereits beschrieben wurde, wird die Oberfläche der epitaktischen Schicht 68
mit einer dünnen Siliciumnitridschicht 65 und anschließend mit einer Siliciumoxydschicht 66 überzogen. Darin
werden öffnungen oberhalb der P-leitenden vergrabenen
Zone 63, die gleichfalls die Form eines Netzwerks hat, angebracht Die Breite dieser Öffnungen beträgt
mindestens 5μΐη. Unter Verwendung einer Nitrid-Oxyd-Maskierung
65, 66 werden Nuten 67 mit einer Tiefe von gut 1 μΐη in das Silicium geätzt Die erhaltene «
Stufe ist in F i g. 5 dargestellt
Die Oxydschicht 66 wird nun mit Hilfe einer üblichen Flußsäure-Ätzbehandlung entfernt und das Ganze wird
einer oxydierenden Behandlung unterworfen, wie oben bereits beschrieben wurde, wodurch eine aus Siliciumoxyd
bestehende versenkte Isolierzone 70 gebildet wird, wobei die Siliciumnitridmaskierung 65 das darunterliegende
Silicium außerhalb der Nuten 67 schützt Die Oxydationsbehandlung wird solange fortgesetzt, bis
eine Tiefe von etwa 2 μπι erreicht ist, wobei das
gebildete Oxyd außerdem die ursprünglichen Nuten 67 völlig ausgefüllt hat Inzwischen hat sich die mit Bor
dotierte P-leitende vergrabene Schicht 63 weiter in der epitaktischen Schicht ausgedehnt Sie kann sich in dieser
Stufe oder nach einer später durchgeführten Wärmebehandlung an die Unterseite der gebildeten versenkten
Isolierzone anschließen. Die nun erhaltene Stufe ist in F i g. 6 dargestellt Die epitaktische Schicht 68 ist nun in
Inseln geteilt, die durch die versenkte Isolierzone 70 und die vergrabene P-Ieitende Schicht 63 voneinander
getrennt sind.
In den Inseln können nun auf an sich bekannte Weise, z. B. durch planare Diffusionsvorgänge, Schaltungselemente
gebildet werden, wie z. B. der NPN-Transistor
nach Fig.7, der etwa dem Transistor 25 der Fig.3
entspricht und dessen Kollektor durch das epitaktische N-leitende Material 78, die mit Arsen dotierte
vergrabene Schicht 62 und die bei der Emitterdiffusion erhaltene Kollektorkontaktierungszone 77 gebildet
wird, während die Basis durch die P-leitende durch Diffusion von Bor erhaltene Zone 75 und der Emitter
durch die N-leitende durch Diffusion von Phosphor erhaltene Zone 76 gebildet wird. Die erhaltene Stufe ist
in F i g. 7 dargestellt
Dadurch, daß bei der Herstellung sichergestellt worden war, daß die versenkte Isolierzone breiter als
die vergrabene P-Ieitende Schicht 63 wurde, ist der Abstand zwischen der vergrabenen Schicht 63 und der
Basiszone 75 groß gehalten, trotz der Tatsache, daß die
Basiszone 75 an die versenkte Isolierzone 70 grenzt.
Wie bereits an Hand der F i g. 3 beschrieben wurde, wird auch bei der schematisch in F i g. 7 gezeigten
Anordnung der Vorteil erhalten, daß die Oberseite der versenkten Isolierzone 70 etwa auf der gleichen Höhe
wie die benachbarte Oberfläche der epitaktischen Schicht liegt Auch in diesem Falle können wieder auf an
sich bekannte Weise anschließende Kontakte in Fenstern in auf der Inseloberfläche befindlichen dünnen
Isolierschichten angebracht und Zufuhrleiter verwendet werden, die sich vorzugsweise möglichst über die
Isolierzone 70 erstrecken. In dem Beispiel nach F i g. 7 wird eine dicke epitaktische Schicht verwendet, wobei
jedoch vermieden ist, zur befriedigenden Bildung von Isolierzonen eine entsprechend dickere versenkte
Isolierzone anzuwenden. Erwünschtenfalls kann die Dicke der epitaktischen Schicht 68 auch derart groß
gewählt werden, daß die versenkte Isolierschicht 70 nicht bis zu der vergrabenen Schicht 63 reicht. Bei einem
nicht zu großen Abstand zwischen der versenkten Isolierzone und der vergrabenen Schicht 63 und durch
das Anlegen einer genügend hohen Sperrspannung zwischen dem Substrat und der epitaktischen Schicht
kann nämlich eine Verarmungsschicht zwischen der vergrabenen Schicht 63 und der versenkten Isolierzone
70 gebildet werden, um die epitaktische Schicht 68 in gegeneinander isolierte Inseln zu unterteilen. Es
versteht sich, daß in den Inseln, neben der Insel, in der der in F i g. 7 gezeigte Transistor angebracht ist, auch
andere Schaltungselemente, z. B. auch andere Transistoren, angebracht sein können.
In der Ausführungsfonr. nach F i g. 7, bei der eine
N-leitende epitaktische Schicht auf einem P-leitenden Substrat und eine teilweise in die epitaktische Schicht
versenkte Isolierzone verwendet werden, wird in dem Substrat eine hoch dotierte vergrabene Schicht vom
P-Leitungstyp angebracht die sich durch Diffusion zu der Unterseite der Isolierzone ausgedehnt hat Selbstverständlich
ist es auch möglich, wie in Fig.8 dargestellt ist z. B. bei Anwendung einer N-leitenden
epitaktischen Schicht auf einem P-leitenden Substrat und einer über einen Teil der Dicke der epitaktischen
Schicht versenkten Isolierzone auf der Unterseite der Isolierschicht in der epitaktischen Schicht eine Zone
anzubringen, die den gleichen Leitungstyp wie das Substrat aufweist Diese unterhalb der versenkten
Isolierzone 94 liegende P-leitende Zone 83 kann sich z. B. durch Diffusion bis zu dem PN-Übergang zwischen
dem Susbtrat 80 und der epitaktischen Schicht 81 ausgedehnt haben. Es ist auch möglich, daß sich diese an
die versenkte Isolierzone 94 grenzende P-leitende Zone 83 bis zu der Erschöpfungsschicht 84, die sich zwischen
dem P-leitenden Substrat 80 und der epitaktischen Schicht 81 gebildet hat, ausgedehnt hat Auf diese Weise
sind in der epitaktischen Schicht Isolierzonen aus teilweise durch die versenkte Isolierzone 94 und
teilweise in dem Halbleitermaterial gebildeten Isolier-
zonen vorhanden, die z. B. den in F i g. 8 gezeigten
N PN-Transistor, dessen Kollektor aus dem von Isolierzonen umgebenen Teil des ursprünglichen epitaktischen
Materials 93, rler hochdotierten N-leitenden
vergrabenen Schicht 82 und der Kollektorkontakäerungszone 92, dessen Basiszone 90 aus P-leitendem
Material und dessen Emitterzone 91 aus N-leitendem Material besteht, gegen die benachbarten Teile der
epitaktischen Schicht 81 isoliert Die Zone 83 kann z. B. dadurch erhalten werden, daB eine epitaktische Schicht
81 in zwei Schritten gebildet und zwischen diesen Schritten örtlich ein Akzeptor, z. B. Bor, eindiffundiert
wird. Selbstverständlich kann auch unterhalb der Zone 83 eine mit Bor dotierte vergrabene Schicht 85, die
durch örtlich Diffusion in die Substratoberfläche erhalten ist, vor der Anbringung der epitaktischen
Schicht 81 angebracht werden, weiche P-leitende vergrabene Schicht sich in der epitaktischen Schicht
z. B. derart ausgedehnt hat, daB sie sich mit der Zone 83
zu einer gemeinsamen mit dem Substrat verbundenen P-leitenden Zone vereinigt hat Die Begrenzungen einer
solchen vergrabenen Schicht 85 sind in Fig.8 mit gestrichelten Linien angedeutet Es ist auch noch
möglich, daß eine an die vergrabene Schicht 85 grenzende Verarmungsschicht verwendet wird, die bis
zu der P-leitenden Zone 83 reicht
Die vorangehenden an Hand der F i g. 1 — 8 beschriebenen Beispiele bezogen sich auf ein P-leitendes
Substrat und eine N-leitende epitaktische Schicht. Auf entsprechende Weise kann selbstverständlich auch von
einem N-leitenden Substrat und einer P-leitenden epitaktischen Schicht ausgegangen werden, wobei auf
entsprechende Weise die unterschiedlichen Zonen und vergrabenen Schichten ebenfalls einen entsprechenden
anderen Leitungstyp aufweisen können. In diesem Falle kann als Dotierung für die vergrabenen Schichten 63
der F i g. 7 und 85 der F i g. 8, gleich wie für die Zonen 83
der Fig.8, als N-Ieitendes Dotierungsmaterial in Silicium, z. B. Phosphor verwendet werden. Sowohl Bor
als auch Phosphor weisen eine sehr hohe Löslichkeit in Silicium auf, während ihre Diffusionseigenschaften nicht
viel voneinander verschieden sind.
F i g. 9 zeigt Möglichkeiten von Inselisolierung nach der Erfindung, falls ein einkristalliner Substratkörper
vom gleichen Leitungstyp wie die darauf angebrachte epitaktische Schicht verwendet wird. Der einkristalline
Siliciumsubstratkörper 100 besteht z. B. aus N-leitendem Material mit einem spezifischen Widerstand von
z. B. 1 Sicm. Eine darauf angebrachte epitaktische Schicht 104 besteht aus Silicium vom gleichen
Leitungstyp mit nahezu dem gleichen spezifischen Widerstand, während an der Grenzfläche zwischen dem
Substratkörper und der epitaktischen Schicht eine Anzahl vergrabener Schichten 101, 102 und 103 aus
P-leitendem Silicium angebracht sind, die durch ein Netzwerk schmaler Zonen 111 aus dem hochohmigen
N-leitendem Material des Substrats und der epitaktischen Schicht voneinander getrennt sind. Die vergrabenen
Schichten sind z. B. mit Bor dotiert und haben sich von der Grenzfläche zwischen dem Substrat und der
epitaktischen Schicht her ausgedehnt.
Von der Oberseite der epitaktischen Schicht her ist eine versenkte Isolierzone der oben beschriebenen Art
angebracht, deren obere Fläche etwa auf der gleichen Höhe wie die Oberseiten der benachbarten Teile der
epitaktischen Schicht liegt. Die versenkte Isolierzone 109 überlappt u. a. die N-leitenden Zonen zwischen den
vergrabenen Schichten 101, 102 und 103. Weiter kann sie örtlich auch in Form von zwischenliegenden Streifei
von der Oberseite her z. B. bis zu einem Mittelteil de
vergrabenen Schicht 102 angebracht sein. Auf dies« Weise wird die epitaktische Schicht 104 in N-leitendi
s Inseln 105, 106, 107 und 108 geteilt, die von den N-leitenden Substrat 100 durch zwei PN-Übergängi
getrennt sind. Voneinander sind die Inseln 105 und 101
durch die versenkte Isolierzone 109, die einandei zugekehrten Teile der vergrabenen Schichten 102 unc
103 und die zwischenliegende hochohmige N-leitend< Zone 111 getrennt während die Inseln 106 und 1Oi
durch die versenkte Isolierzone 109 und die vergrabene Schicht 102 und die Inseln 107 und 108 durch di<
versenkte Isolierzone 109, die einander zugekehrter
is Endteile der vergrabenen Schichten 101 und 102 und die
zwischenliegende hochohmige N-Ieitende Zone 111 voneinander getrennt sind. Auf an sich bekannte Weise
können in den voneinander getrennten Inseln Halb leiterschaltungselemente gebildet werden. Dabei ist e:
möglich, daB eine vergrabene Schicht als Doppelisolie
rung dient, aber eine solche vergrabene Schicht, die j£
durch einen PN-Übergang von dem N-leitender Material des Substratkörpers getrennt ist, kann abei
auch einen wirksamen Teil eines anzubringender Schaltungselement, z.B. den Kollektor eines NPN
Transistors, bilden. Sie kann auch, wenn sie unter mehl
als einer Insel angebracht ist, als Verbindungsleitung z. B. als gemeinsame, etwa schwebende Elektrode
zweier in den Inseln 105 und 106 angebrachte!
Schaltungselemente, dienen. Auch kann eine solche vergrabene Schicht einen wirksamen Teil eines
Schaltungselements und eine Isolierung für ein andere: Schaltungselement bilden. Weiter ist es möglich, Inselr
größerer Tiefe dadurch zu erhalten, daß Schichter verwendet werden, deren Oberseite auf größerer Tief«
als die Unterseite der versenkten Isolierzone liegt wobei schmale zwischenliegende Zonen von den
gleichen Leitungstyp der vergrabenen Schichten ein« Verbindung zwischen den versenkten Isolierschichtei
und den vergrabenen Schichten herstellen, derart, dal gegeneinander isolierte Inseln gebildet werden, die abe:
örtlich eine größere Tiefe als die versenkte Isolierzon«
109 aufweisen können.
werden, auf dem P-leitendes epitaktisches Material 10<
angebracht ist, wobei N-Ieitende vergrabene Schichtei 101,102 und 103 verwendet werden.
En nicht auf die dargestellte Anzahl beschränkt. Aucl
Halbleiterschaltungselemente mit Kontakten von Schottky-Typ lassen sich verwenden, während aucl
Feldeffekttransistoren mit einer durch Änderung de; Verarmungsschicht eines PN-Übergangs zu sperrendei
Verbindung zwischen Source und Drain auf an siel bekannte Weise erhalten werden können, insbesonder«
in der in Fig.9 gezeigten Anordnung. Zum Beispie kann in die Insel 107 eine P-leitende Zone 11;
eindiffundiert werden, die mit der vergrabenen Schich 102 ein Tor für den Stromweg von der Source 114 zi
dem Drain 115 über die schmale Torzone 116 bildet, dei
durch das Anlegen einer genügenden Sperrspannung ai die Torelektrode 113 gesperrt werden kann. Auch kam
der verjüngte Teil 116 aus dem hochohmigen N-leiten
den Material als Widerstand benutzt werden.
Statt einen seitlich durch einen PN-Übergam begrenzten diffundierten Widerstand zu verwenden, wi<
dies bei dem Widerstandselement 28 in F i g. 3 der FaI
ist, kann auch ein Widerstand durch Diffusion in einen
schmalen Streifen zwischen zwei parallelen Teilen der versenkten Isolierschicht angebracht werden. Die
kapazitive Kopplung über den PN-Übergang zwischen einem solchen Widerstandselernent und dem angrenzenden
Halbleitermaterial ist dabei auf die Unterseite eines solchen Widerstandsstreifens beschränkt, während
die kapazitive Kopplung des Widerstandsstreifens 56 in dem Widerstandselement 28 mit dem ihn auch
seitlich umgebenden Material der epitaktischen Schicht 2 infolge der größeren Oberfläche des PN-Obergangs
viel größer ist
In Fig.6 können z.B. erwünschtenfalls zwei Inseln
unterhalb der versenkten Isolierzone 70 über das
epitaktische Material 68 oder über einen örtlichen Auslaufe·' der vergrabenen N-leitenden Schicht 62 an
einer örtlichen Unterbrechung der P-leitenden vergrabenen Schicht 63 elektrisch miteinander verbunden
werden. Auch kann erwünschtenfalls eine örtliche Unterbrechung der versenkten Isolierschicht 63 verwendet
werden, während erwünschtenfalls die versenkte Isolierzone in den Inseln liegende Ausläufer enthalten
kann, die z. B. als Unterlage für Verdrahtung dienen. Die versenkte Isolierzone kann erweiterte Teile enthalten,
die z. B. als Unterlage für eine Anzahl leitender Streifen oder als Befestigungspunkte für äußere Zufuhrleiter,
z. B. durch einen Lötvorgang, dienen können.
Claims (14)
1. Monolithisch integrierte Halbleiteranordnung mit einem einkristallinen Halbleitersubstrat und
einer auf einer Seite dieses Substrats epitaktisch abgeschiedenen Halbleiterschicht, die in mehrere,
jeweils mindestens ein Schaltungselement aufnehmende Inseln unterteilt ist, wobei die Inseln gegen
das Substrat durch mindestens einen in Sperrichtung betriebenen PN-Übergang und gegeneinander
durch eine Isolierzone elektrisch isoliert sind, die durch Umwandlung von Halbleitermaterial gebildetes,
durch ein geeignetes Maskierungsverfahren örtlich begrenztes dielektrisches Isoliermaterial
enthält und sich in der epitaktischen Halbleiterschicht von deren Oberfläche her auf der Substratseite
bis zu der durch den genannten PN-Übergang gebildeten Isolierung erstreckt, dadurch gekennzeichnet,
daß das dielektrische Isoliermaterial der Isolierzone (20; 70; 94; 109) durch örtliche
Umwandlung von Halbleitermaterial der epitaktischen Halbleiterschicht (2; 68; 81; 104) gebildet ist,
sich von der Oberfläche her nur über einen Teil der Dicke der epitaktischen Schicht erstreckt und sich
innerhalb der epitaktischen Schicht an die durch den PN-Übergang gebildete Isolierung (21; 63; 83, 84,
85; 102) anschließt
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die epitaktische Halbleiterschicht
(2) aus Silicium und die Isolierzone (20) aus Siliciumoxid besteht
3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Halbleitersubstrat
(1) einen dem der epitaktischen Halbleiterschicht (2) entgegengesetzten Leitungstyp aufweist, und daß
die Isolierzone (20) von der Oberfläche der epitaktischen Halbleiterschicht (2) mindestens bis zu
der Verarmungsschicht des PN-Übergangs (21) zwischen dem Substrat (1) und der epitaktischen
Halbleiterschicht (2) reicht.
4. Halbleiteranordnung nach Anspruch 1 oder 2, gekennzeichnet durch eine unterhalb der Isolierzone
(70) liegende vergrabene Schicht (63) von einem dem der epitaktischen Halbleiterschicht entgegengesetzten
Leitungstyp, die sich von dem Substrat (61) her in die epitaktische Halbleiterschicht (68) erstreckt
(F ig. 7).
5. Halbleiteranordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Isolierzone (70) von der
Oberfläche der epitaktischen Halbleiterschicht (68) mindestens bis zu der Verarmungsschicht des
PN-Übergangs zwischen der vergrabenen Schicht (63) und der epitaktischen Halbleiterschicht (68)
reicht
6. Halbleiteranordnung nach Anspruch 5, dadurch gekennzeichnet, daß sich die vergrabene Schicht (63)
bis zu der Isolierzone (70) erstreckt (F i g. 7).
7. Halbleiteranordnung nach Anspruch 5 oder 6, bei der das Halbleitersubstrat (61) einen Leitungstyp
aufweist, der dem der epitaktischen Halbleiterschicht
(68) entgegengesetzt ist, dadurch gekennzeichnet, daß in einer zu der Oberfläche der
Isolierzone (70) senkrechten Richtung gesehen, diese die vergrabene Schicht (63) allseitig überlappt.
8. Halbleiteranordnung nach Anspruch 1 oder 2, gekennzeichnet durch eine in der epitaktischen
Halbleiterschicht (81) angebrachte Halbleiterzone
(83), deren Leitungstyp dem der epitaktischen Halbleiterschicht entgegengesetzt ist und die sich an
die Unterseite der Isolierzone (94) anschließt (F ig-8).
9. Halbleiteranordnung nach Anspruch 6 oder 8, dadurch gekennzeichnet, daß das Halbleitersubstrat
(100) den gleichen Leitungstyp wie die epitaktische Halbleiterschicht (101) aufweist und sich eine
vergrabene Schicht (102) vom entgegengesetzten Leitungstyp an der Unterseite mindestens einer Insel
entlang erstreckt und sich an die Isolierzone (109) anschließt (F ig. 9).
10. Halbleiteranordnung nach mindestens einem der vorangehenden Ansprüche, dadurch gekennzeichnet,
daß die Isolierzone (20) bis zu einer Tiefe von mindestens 0,5 μπι in die epitaktische Halbleiterschicht
(2) versenkt ist
11. Halbleiteranordnung nach mindestens einem
der vorangehenden Ansprüche, dadurch gekennzeichnet daß die Halbleiteranordnung auf der Seite
der epitaktischen Halbleiterschicht (2) eine praktisch ebene Oberfläche aufweist
12. Halbleiteranordnung nach einem der vorangehenden
Ansprüche, dadurch gekennzeichnet, daß wenigstens eines der Schaltungselemente (25) eine
an die Oberfläche grenzende Zone (31) enthält die wenigstens an einem Teil ihres Umfanges an die
Isolierzone (20) grenzt
13. Halbleiteranordnung nach Anspruch 12, dadurch gekennzeichnet, daß die an die Isolierzone
(20) grenzende Zone (31) die Basiszone eines Transistors (25) ist
14. Halbleiteranordnung nach Anspruch 13, dadurch gekennzeichnet, daß der an die Basiszone
(31) grenzende Teil der epitaktischen Halbleiterschicht (2) die Kollektorzone (30) des Transistors
(25) ist und daß neben der Basiszone (31) in der Kollektorzone (30) eine an die Oberfläche der
epitaktischen Halbleiterschicht (2) grenzende Kontaktzone (33) angebracht ist, die den gleichen
Leitungstyp wie die Kollektorzone aufweist aber höher als diese Zone dotiert ist und die wenigstens
an einem Teil ihres Umfangs an die Isolierzone (20) grenzt (F ig. 3).
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NLAANVRAGE7010204,A NL170902C (nl) | 1970-07-10 | 1970-07-10 | Halfgeleiderinrichting, in het bijzonder monolithische geintegreerde halfgeleiderschakeling. |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2133976A1 DE2133976A1 (de) | 1972-01-13 |
DE2133976B2 DE2133976B2 (de) | 1979-07-12 |
DE2133976C3 true DE2133976C3 (de) | 1981-07-23 |
Family
ID=19810544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2133976A Expired DE2133976C3 (de) | 1970-07-10 | 1971-07-08 | Monolithisch integrierte Halbleiteranordnung |
Country Status (11)
Country | Link |
---|---|
US (1) | US4903109A (de) |
JP (1) | JPS4945629B1 (de) |
BE (1) | BE769729A (de) |
BR (1) | BR7104395D0 (de) |
CH (1) | CH535496A (de) |
DE (1) | DE2133976C3 (de) |
ES (1) | ES393035A1 (de) |
FR (1) | FR2098319B1 (de) |
GB (1) | GB1364676A (de) |
HK (2) | HK59376A (de) |
NL (1) | NL170902C (de) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3648125A (en) * | 1971-02-02 | 1972-03-07 | Fairchild Camera Instr Co | Method of fabricating integrated circuits with oxidized isolation and the resulting structure |
IT979178B (it) * | 1972-05-11 | 1974-09-30 | Ibm | Resistore per dispositivi a circuito integrato |
DE2235865A1 (de) * | 1972-07-21 | 1974-01-31 | Licentia Gmbh | Halbleiteranordnung aus einer vielzahl von in einem gemeinsamen halbleiterkoerper untergebrachten halbleiterbauelementen |
JPS598065B2 (ja) * | 1976-01-30 | 1984-02-22 | 松下電子工業株式会社 | Mos集積回路の製造方法 |
DE2708639A1 (de) * | 1977-02-28 | 1978-08-31 | Siemens Ag | Transistoranordnung auf einem halbleiterplaettchen |
FR2480036A1 (fr) * | 1980-04-04 | 1981-10-09 | Thomson Csf | Structure de dispositif a semi-conducteur a anneau de garde et a fonctionnement unipolaire |
JPS5931052A (ja) * | 1982-08-13 | 1984-02-18 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
US5290396A (en) * | 1991-06-06 | 1994-03-01 | Lsi Logic Corporation | Trench planarization techniques |
US5413966A (en) * | 1990-12-20 | 1995-05-09 | Lsi Logic Corporation | Shallow trench etch |
US5252503A (en) * | 1991-06-06 | 1993-10-12 | Lsi Logic Corporation | Techniques for forming isolation structures |
US5225358A (en) * | 1991-06-06 | 1993-07-06 | Lsi Logic Corporation | Method of forming late isolation with polishing |
US5248625A (en) * | 1991-06-06 | 1993-09-28 | Lsi Logic Corporation | Techniques for forming isolation structures |
DE69507924T2 (de) * | 1994-04-15 | 1999-09-16 | Koninklijke Philips Electronics N.V., Eindhoven | Herstellungsverfahren für eine anordnung, wobei ein längsträger mit leiterbahnen zur elektrischen kontaktierung eines halbleiterelements versehen ist |
US5783470A (en) * | 1995-12-14 | 1998-07-21 | Lsi Logic Corporation | Method of making CMOS dynamic random-access memory structures and the like |
KR100456691B1 (ko) * | 2002-03-05 | 2004-11-10 | 삼성전자주식회사 | 이중격리구조를 갖는 반도체 소자 및 그 제조방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1077851A (en) * | 1962-05-28 | 1967-08-02 | Ultra Electronics Ltd | Transistors |
US3254277A (en) * | 1963-02-27 | 1966-05-31 | United Aircraft Corp | Integrated circuit with component defining groove |
US3386865A (en) * | 1965-05-10 | 1968-06-04 | Ibm | Process of making planar semiconductor devices isolated by encapsulating oxide filled channels |
US3442011A (en) * | 1965-06-30 | 1969-05-06 | Texas Instruments Inc | Method for isolating individual devices in an integrated circuit monolithic bar |
US3615929A (en) * | 1965-07-08 | 1971-10-26 | Texas Instruments Inc | Method of forming epitaxial region of predetermined thickness and article of manufacture |
NL153374B (nl) * | 1966-10-05 | 1977-05-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting voorzien van een oxydelaag en halfgeleiderinrichting vervaardigd volgens de werkwijze. |
US3481801A (en) * | 1966-10-10 | 1969-12-02 | Frances Hugle | Isolation technique for integrated circuits |
US3534234A (en) * | 1966-12-15 | 1970-10-13 | Texas Instruments Inc | Modified planar process for making semiconductor devices having ultrafine mesa type geometry |
US3653988A (en) * | 1968-02-05 | 1972-04-04 | Bell Telephone Labor Inc | Method of forming monolithic semiconductor integrated circuit devices |
US3648125A (en) * | 1971-02-02 | 1972-03-07 | Fairchild Camera Instr Co | Method of fabricating integrated circuits with oxidized isolation and the resulting structure |
-
1970
- 1970-07-10 NL NLAANVRAGE7010204,A patent/NL170902C/xx not_active IP Right Cessation
-
1971
- 1971-07-07 GB GB3183971A patent/GB1364676A/en not_active Expired
- 1971-07-07 CH CH1000871A patent/CH535496A/de not_active IP Right Cessation
- 1971-07-08 BE BE769729A patent/BE769729A/xx unknown
- 1971-07-08 DE DE2133976A patent/DE2133976C3/de not_active Expired
- 1971-07-08 ES ES393035A patent/ES393035A1/es not_active Expired
- 1971-07-09 FR FR7125293A patent/FR2098319B1/fr not_active Expired
- 1971-07-10 JP JP46050730A patent/JPS4945629B1/ja active Pending
- 1971-07-12 BR BR4395/71A patent/BR7104395D0/pt unknown
-
1976
- 1976-09-23 HK HK593/72*UA patent/HK59376A/xx unknown
- 1976-09-23 HK HK594/76*UA patent/HK59476A/xx unknown
-
1987
- 1987-03-02 US US07/021,563 patent/US4903109A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US4903109A (en) | 1990-02-20 |
HK59476A (en) | 1976-10-01 |
HK59376A (en) | 1976-10-01 |
NL7010204A (de) | 1972-01-12 |
FR2098319B1 (de) | 1976-05-28 |
DE2133976A1 (de) | 1972-01-13 |
NL170902C (nl) | 1983-01-03 |
CH535496A (de) | 1973-03-31 |
FR2098319A1 (de) | 1972-03-10 |
NL170902B (nl) | 1982-08-02 |
DE2133976B2 (de) | 1979-07-12 |
BE769729A (fr) | 1972-01-10 |
BR7104395D0 (pt) | 1973-04-05 |
JPS4945629B1 (de) | 1974-12-05 |
GB1364676A (en) | 1974-08-29 |
ES393035A1 (es) | 1973-08-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2212049C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung und Verfahren zur Herstellung eines Transistors | |
DE3245064C2 (de) | ||
DE3202608C2 (de) | ||
DE2224634C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
DE2916364C2 (de) | ||
DE1944793C3 (de) | Verfahren zur Herstellung einer integrierten Halbleiteranordnung | |
DE2133976C3 (de) | Monolithisch integrierte Halbleiteranordnung | |
DE3334337A1 (de) | Verfahren zur herstellung einer integrierten halbleitereinrichtung | |
DE2749607C3 (de) | Halbleiteranordnung und Verfahren zu deren Herstellung | |
DE3437512A1 (de) | Integrierte halbleiterschaltung und verfahren zu ihrer herstellung | |
DE69420944T2 (de) | Halbleitervorrichtung und herstellungsverfahren | |
DE2510593C3 (de) | Integrierte Halbleiter-Schaltungsanordnung | |
DE2361319C2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE2420239A1 (de) | Verfahren zur herstellung doppelt diffundierter lateraler transistoren | |
DE68928951T2 (de) | Verfahren zur Herstellung einer integrierten Schaltung mit Bipolartransistoren | |
DE68916045T2 (de) | Halbleiteranordnung und Verfahren zum Herstellen derselben. | |
DE2453279B2 (de) | Halbleiteranordnung, insbesondere integrierte Schaltung | |
DE69022710T2 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung. | |
DE2218680C2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE4003681C2 (de) | Verfahren zur Herstellung von inselförmigen Halbleiteranordnungen | |
DE2525529B2 (de) | Halbleiteranordnung mit komplementaeren transistorstrukturen und verfahren zu ihrer herstellung | |
DE3119137A1 (de) | Halbleiter und verfahren zu deren herstellung | |
DE3886606T2 (de) | Halbleiteranordnung mit lateraler Kontaktstruktur und Verfahren zu deren Herstellung. | |
DE3015101C2 (de) | ||
DE2840975A1 (de) | Verfahren zur herstellung einer integrierten halbleiterschaltung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C3 | Grant after two publication steps (3rd publication) |