DE2361319C2 - Halbleiteranordnung und Verfahren zu ihrer Herstellung - Google Patents
Halbleiteranordnung und Verfahren zu ihrer HerstellungInfo
- Publication number
- DE2361319C2 DE2361319C2 DE2361319A DE2361319A DE2361319C2 DE 2361319 C2 DE2361319 C2 DE 2361319C2 DE 2361319 A DE2361319 A DE 2361319A DE 2361319 A DE2361319 A DE 2361319A DE 2361319 C2 DE2361319 C2 DE 2361319C2
- Authority
- DE
- Germany
- Prior art keywords
- zone
- conductivity type
- layer
- semiconductor
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 52
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims description 25
- 230000003647 oxidation Effects 0.000 claims description 20
- 238000007254 oxidation reaction Methods 0.000 claims description 20
- 238000002955 isolation Methods 0.000 claims description 17
- 238000009413 insulation Methods 0.000 claims description 9
- 230000000873 masking effect Effects 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 5
- 239000012777 electrically insulating material Substances 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 14
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 230000008901 benefit Effects 0.000 description 10
- 238000005530 etching Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000001638 boron Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0821—Combination of lateral and vertical transistors only
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/037—Diffusion-deposition
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/085—Isolated-integrated
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/117—Oxidation, selective
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
Description
Die Erfindung bezieht sich auf eine Halbleiteranordnung entsprechend dem Oberbegriff des Anspruchs 1.
Die Erfindung bezieht sich weiter auf ein Verfahren zur Herstellung einer solchen Anordnung.
Die Erfindung bezieht sich weiter auf ein Verfahren zur Herstellung einer solchen Anordnung.
Halbleiteranordnungen der genannten Art sind bekannt und wurden z. B. in »Philips Research Reports«,
band 26, Juni 1971 S. 166-180 beschrieben. Für Anwendungen in monolithischer, Halbleiterschaltungen
sind derartige Strukturen besonders gut geeignet, u. a. wegen der erzielbaren hohen Packungsdichte und der
Möglichkeit, mittels einer einzigen Maske die Abmessungen und die Lage einer Vielzahl von Zonen der
endgültig zu erhaltenden Schaltung festzulegen (Selbstausrichtung).
Die bisher bekannten Anordnungen weisen aber einige Nachteile auf, die unter Umständen zu unerwünschten
Beschränkungen in ihrer Anwendung führen können.
hi So wird z. B. bei bekannten Strukturen der beschriebenen
Art die Isolierzone im allgemeinen durch eine /one vom zweiten l.eitungstyp gebildet, die sich dem
unter der epitaktischen Schicht liegenden Gebiet (das
ζ. B. das Substrat sein kann) anschließt und auf der Seite
der Oberfläche völlig von dem versenkten Isoliermuster bedeckt wird. Eine derartige Struktur wird meistens
dadurch hergestellt, daß zunächst der Dotierungsstoff zur Bildung der Isolierzone in der Oberfläche
angebracht und dann durch örtliche Oxidation der dotierten Halbleiteroberfläche auf der hochdotierten
Oberflächenzone das Isoliermuster angebracht wird. Beim Versenken des Oxidmusters verschiebt sich die
dotierte Zone f:efer in den Halbleiterkörper. Unter Umständen kann dabei aber ein nicht unbedeutender
Teil des Dotierungsstoffes in das Oxid gelangen, insbesondere wenn der Dotierungsstoff ein Akzeptor,
z. B. Bor, ist. Durch die so erhaltene Konzentrationsverringerung wird es schwierig sein, bei zulässigen Werten
der Oxidationszeil unter dem versenkten Oxid eine Isolierzone zu erhalten, deren Dicke erheblich größer
als z. B. die Dicke des Oxidmusters selber ist. Da die
Eindringtiefe des Oxidmusters bei Anwendung brauchbarer Oxidationszeiten im allgemeinen nicht größer als
1 bis 2 μίτι ist, wird die Gesamtdicke des Oxidmusters
und der Isolierzone unter der Oberfläche daher bei
diesem Verfahren nicht mehr als 4 bis 5 μπι betragen können. Daraus folgt z. B., daß eine epitaktische Schicht,
die durch das Oxidmuster und die sich darunter erstreckende Isolierzone in isolierte Bereiche unterteilt
werden muß, bei den bekannten Strukturen nicht dicker als höchstens etwa 5 μπι sein darf, weiche Beschränkung
oft ungünstig ist.
Ein weiterer Nachteil besteht darin, daß es in denjenigen Fällen, in denen die Isolierzone kontaktiert
werden soll, bei den beschriebenen bekannten Strukturen notwendig ist, ein Kontaktfenster über die ganze
Dicke des Oxidmusters in dem Oxidmuster anzubringen. Dies ergibt in der Praxis infolge der dazu benötigten
langen Ätzzeiten z. B. Probleme in bezug auf Maskierung und Unterätzung, wodurch es besonders schwierig
ist, Kontaktfenster kleiner und genau definierter Abmessungen in dem Oxidmuster anzubringen.
Aus der DE-OS 22 15 351 ist eine Halbleiteranordnung bekam.:, bei der ein isolierter Bereich einer
epitaktischen Schicht von einem versenkten Oxidmuster begrenzt wird und bei der die epitaktische Schicht
außerhalb des isolierten Bereichs in einer Unterbrechung des Oxidmusters an die Oberfläche tritt.
Hochdotierte Isolierzonen, die sich dem Oxidmuster anschließen, sind bei dieser Anordnung nicht vorhanden.
Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiteranordnung der eingangs genannten Art so
auszugestalten, daß auch relativ dicke epitaktische Schichten, z. B. mit einer Dicke von mehr als 5 μπι, ohne
Schwierigkeiten möglich sind.
Der Erfindung liegt u. a. die Erkenntnis zugrunde, daß durch eine neue geeignet gewählte Konfiguration des
versenkten Musters und der Isolierzone die oben beschriebenen Nacnteile vermieden werden können
und daß durch Anwendung der Erfindung außerdem weitere Vorteile erhalten werden, u. a. die Möglichkeit
zur Erzielung verschiedener interessanter Halbleiterstrukturen, die sich auf anderem Weg schwer erzielen
lassen, wie nachstehend näher beschrieben wird.
Die genannte Aufgabe wird crfindungsgemäß durch
die im kennzeichnenden Teil des Anspruchs 1 genannten Merkmale gelöst.
Weitere Ausgestaltungen eier Erfindung ergeben sich
aus den Unteransprüchen.
Obwohl für die Herstellung isolierter Bereiche die übliche, oben beschriebene Struktur häufig besonders
gut geeignet ist, und sich sehr einfach herstellen läßt, zeigt sich in der Praxis, daß die unnötig kompliziert
erscheinende Struktur nach der Erfindung eine Anzahl großer Vorteile bietet.
So kann dadurch, daß bei der Anordnung nach der Erfindung die Isolierzone nicht völlig von dem
versenkten Isoliermuster bedeckt ist, sondern sich durch eine öffnung in diesem Muster bis zu der ursprünglichen
Halbleiteroberfläche erstreckt, die Isolierzone an der Stelle dieser öffnung leicht kontaktiert werden.
Oberhalb der genannten öffnung befindet sich nämlich höchstens nur eine dünne Isolierschicht, z. B. eine
Oxidschicht.
Ein weiterer wichtiger Vorteil der erfindungsgemäßen Anordnung ist darin zu sehen, daß — da bei der
Herstellung dieser neuen Struktur die Isolierzone ohne Bedenken nach dem versenkten Isolierrnuster angebracht
werden kann — die Dotierungskonzentration der Isolierzone von den Schritten zur Herstellung des
versenkten Musters (z. B. durch örtliche Oxidation) unabhängig sein kann. Dadurch kann iine Isolierzone
mit hoher Dotierung verwendet weroen, die von der
Oberfläche her durch z. B. eine epitaktische Schicht verhältnismäßig großer Dicke (nach einer bevorzugten
Ausführungsform einer Dicke von mindestens 5 μπι) hindurchdringen kann.
Der Oberflächenteil, an dem die Isolierzone die Halbleiteroberfläche erreicht, braucht grundsätzlich
nicht kontaktiert zu sein. Vorteilhaft wird die Anordnung aber oft derart ausgebildet, daß dieser Oberflächenteil
wenigstens teilweise mit einer als Anschlußelektrode dienenden leitenden Schicht bedeckt ist.
Unter Umständen, z. B. wenn die Isolierzone nicht durch eine dicke Halbleiterschicht hindurchzudringen
braucht, braucht die Isolierzone nur stellenweise die Oberfläche zu erreichen, z. 3. lediglich für Kontaktierungszwecke.
Oft, und insbesondere wenn die Isolierzone mit dem versenkten Isoliermuster von der Oberfläche
her durch eine dicke Halbleiterschicht hindurchdringen muß, wird jedoch vorzugsweise dafür gesorgt, daß
der genannte Oberflächenteil den isolierten Bereich prak::sch völlig umgibt.
Die Isolierzone kann sich von der Oberfläche her nach unten erstrecken und sich z. B. unmittelbar einem
Substrat vom zweiten Leitungstyp anschließen, auf dem die epitaktische Schicht vom ersten Leitungstyp
angebracht ist. Unter Umständen wird aber vorzugsweise eine andere Struktur gewählt, bei der sich die
Isolierzone einer das darunterliegende Gebiet bildenden vergrabenen Schicht vom zweiten Leitungstyp
anschließt, die sich zwischen der epitaktischen Schicht und einem Substrat vom ersten Leitungstyp erstreckt,
auf dem die epitaktische Schicht angewachsen ist. welche vergrabene Schicht zusammen mit der Isolierzone
den isolierten Bereich innerhalb des Halbleiterkörpers völlig umgibt. Dies ergibt u. a. den Vorteil, daß in
ein und demselben Halbleiterkristall mehrere »Teilsubstrate« gebildet werden können, die je ein oder mehr
Schaltungselemente enthalten und je für sich kontaktiert werden können
In vielen Füllen kann es günstig sein, daß der isolierte
Bereich keine homogene Dotierung aufweist, sondern
daß er eine vergrabene Schicht vom ersten Leitungstyp enthält, die häufig vorteilhaft derart angebracht ist. daß
sie auf der bereits genannten vergrabenen Schicht vom /weilen I.t-üngstyp l;cet und an diese Schicht ;:reiv.!.
Aul diese Weise ist der Aufbau wichtiger Halbleiter-Strukturen möglich.
Die Ausgestaltung der Erfindung gemäß Anspruch 7
weist den Vorteil auf. daß mil'rls einer einzigen Maske
die Lage mindestens des < ^senkten Musters, der
Isolierzone und der genannten Öffnung definiert werden kann. Diese Öffnung, die sehr schmal sein kann. '>
kann als selbstausrichtender Kanalunterbrecher verwendet werden, indem in den Öffnungen, /.. B. durch
eine oberflächliche Diffusion, die Oberflächendotierung erhöht wird. Die so erhaltene kanalunterbrechende
Zone umgibt vorzugsweise praktisch völlig die aktiven Zonen eines in dem isolierten Bereich vorhandenen
Halbleitcrschahungsekments. Wenn innerhalb des
Bereichs, wie oben beschrieben, eine zweite vergrabene
Schicht vom ersten Leitungstyp z. B. als vergrabener Kollektor, angebracht ist. kann über die betreffende H
Öffnung vorteilhaft eine hochdotierte Zone vom ersten Leitungstyp sich von der Öffnung praktisch bis zu der
vergrabenen Schicht vom ersten Leitungstyp erstrekken, um auf diese Weise die Kontaktierung dieser
vergrabenen .Schicht /u erleichtern. 2n
Die Erfindung ist weiter von besonderem Interesse für den Fall, daß in dem isolierten Bereich eine an die
Oberfläche grenzende Zone vom zweiten Leitungstyp angebracht ist. die völlig vom versenkten Muster
begrenzt wird und in der eine an die Oberf'äche 2S
grenzende Zone vom ersten Leitungstyp angebracht ist. wobei die Zone vom zweiten Leitungstyp die Basiszone
eines vertikalen Bipolartransistors bildet, dessen Emitter- und Kollektorzonen durch den isolierten Bereich
bzw. die genannte Zone vom ersten Leitungst>p gebildet werden. Ein derartiger Transistor, der erwünschtenfalls
mit einer kanalunterbrechenden Zone der oben beschriebenen Art versehen ist. kann nahezu
völlig sclbstausrichtend hergestellt werden.
Die Erfindung bezieht sich außerdem auf ein Verfahren zur Herstellung einer Halbleiteranordnung
der oben beschriebenen Art, bei dem in einer an die Oberfläche grenzenden epitaktischen Schicht vom
ersten l.eitungstyp. die an ein darunterliegendes Gebiet vom zweiten Leitungstyp grenzt, durch örtliche
Oxydation ein wenigstens teilweise in die Oberfläche versenktes Oxidmuster gebildet wird, wobei eine sich
daran anschließende Isolierzone vom zweiten Leitungstyp angebracht wird, die sich bis zu dem Gebiet vom
zweiten l.eitungstyp erstreckt. >ϊ
Einige Ausführungsformen der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher
beschrieben. Es zeigt
F i g. I schematisch eine Draufsicht auf eine Halbleiteranordnung,
^n
Fig. 2 schematisch einen Querschnitt durch die
Anordnung nach F ϊ g. 1 längs der Linie H-Il.
F i g. 3 — 9 schematisch im Querschnitt die Anordnung nach den F i g. 1 und 2 in aufeinanderfolgenden
Herstellungsstufen, und
Fig. 10. 11. 12 und 13 schematisch im Querschnitt
andere Ausführungsformen von Halbleiteranordnungen.
Die Figuren sind schematisch und nicht maßstäblich gezeichnet, wobei namentlich die Abmessungen in der
Dickenrichtung übertrieben groß dargestellt sind. Entsprechende Teile sind in den verschiedenen Beispielen
im allgemeinen mit den gleichen Bezugsziffern bezeichnet. Halbleitergebiete vom gleichen Leitungstyp
sind im allgemeinen in der gleichen Richtung schraffiert. In der Draufsicht nach Fig. I ist das versenkte
Oxidmuster schraffiert und die Grenzen von Metall-Schichten
sind mit gestrichelten Linien angedeutet.
l; i g. I zeigt schematised eine Draufsicht auf und
F i g. 2 schematisch einen Querschnitt längs der Linie H-Il der I' i g. 1 durch eine Halbleiteranordnung.
Die Fig. I und 2 /eigen einen Teil einer integrierten
Schaltung mit einem Schaltungsclement, in diesem Falle
einem Bipolartransistor (3, 8, 9). der einen Halbleiterkörper I aus Silicium mit einer an eine Oberfläche 2
grenzenden n-leitendcn epitaktischen Schicht 3 enthält, die an ein darunter liegendes p-leitendes Gebiet 4
grenzt, das durch ein Substrat gebildet ν. ird. auf dem die
epitaklische Schicht angebracht ist. Er enthält weiter
eine hochdotierte η-leitende vergrabene Schicht 30.
Kin durch ort lie: ■ Oxidation angebrachtes Muster 5
aus Siliciumoxid ist in diesem Beispiel praktisch völlig bis unterhalb der Oberfläche 2 in den Körper versenkt.
F.in isolierter Bereich 3A der epitaktischen Schicht 3, der
die vergrabene Schicht 3ß enthält, ist innerhalb des Körpers völlig von einer p-lcitcnden Isolierzone 6
umgeben, die sich bis zu dem Gebiet 4 (in diesem Falle dem Substrat) erstreckt. Der pn-übergang 7 zwischen
der Isolierzone 6 und dem isolierten Bereich 3A schließt
sich dem versenkten Isoliermuster 5 an. Der isolierte
Bereich 3A. B bildet die Kollektorzone des Transistors. F.ine an die Oberfläche 2 grenzende und von dem
versenkten Muster 5 begrenzte p-leitende Zone 8 bildet die Basiszone des Transistors, während eine n-leitende
Oberflächenzone 9, die in der Basiszone 8 angebracht ist. die Emitterzone des Transistors bildet. Der
Transistor befindet sich also völlig innerhalb des isolierten Bereichs 3A. B. Die Emitter- und Basiszonen 9
bzw. 8 sind durch Metallschichten 15 bzw. 14 kontaktiert.
Bei bekannten Ausführungen einer Anordnung mit einem Bipolartransistor nach Fig. 2 befindet sich die
Isolierzone 6 völlig unterhalb des versenkten Musters 5. Dies kann unter Umständen große Nachteile ergeben,
wie oben beschrieben wurde, insbesondere in bezug auf die Kontaktierung der Zone(n) 6 und in bezug auf die
Dotierungskonzentration derselben, die hoch sein muß. wenn die epitaktische Schicht 3 verhältnismäßig dick ist.
Bei der Halbleiteranordnung nach der Erfindung erstreckt sich aber die Isolierzone 6 durch das versenkte
Muster 5 bis zu einem Teil 2A der Oberfläche 2. welcher Teil 2A völlig von dem versenkten Muster 5 begrenzt
wird. Dies ergibt den großen Vorteil, daß die Zone 6 leicht, z. B. über die Metallschicht 10, kontaktiert
werden kann, ohne daß dazu ein Kontaktfenster durch die ganze Dicke des Musters 5 geätzt zu werden
braucht.
Ein weiterer wesentlicher Vorteil ist der. daß die Zone 6 erwünschtenfalls nach dem Anbringen des versenkten
Musters 5. z. B. durch Diffusion, angebracht werden kann, wodurch die Dotierung und die Tiefe der
Isolierzone 6 von den zur Anbringung des versenkten Musters 5 durchgeführten Herstellungsschritten völlig
unabhängig sind.
Der Oberfiächenteii 2.4 umgibt den isolierten Bereich
der epitaktischen Schicht 3 in diesem Beispiel vollständig, so daß die Zone 6 über ihre ganze
Ausdehnung nach der Bildung des Musters 5 angebracht werden kann. In Fällen, in denen die Schicht 3 nicht zu
dick ist. ist dies nicht unbedingt notwendig und die Isolierzone 6 kann erwünschtenfalls nur örtlich über
eine Öffnung in dem Muster 5 die Oberfläche erreichen,
z. B. für Kontaktierungszwecke.
In dem hier beschriebenen Beispiel grenzt der pn-Übergang 7 an einen Teil des Isoliermusters 5. der
innerhalb des isolierten Bereichs 3A eine Öffnung 11
aufweist, clic clic Basiszone 8 völlig umgibt, wobei tier
Bereich 3.4 innerhalb der öffnung Il an eier Oberfläche
eine hochdotierte n-leitendc /one 12 enthalt, wodurch
die Bildung eines Inversionskanals an der Oberfläche an der Stelle der Öffnung 11 vermieden wird. Die /one 12 -,
ist völlig von dem versenkten Oxid 5 begrenzt, bildet eine kanalunterbrei hende /one zwischen der Baisszonc
8 und der Isolierzone 6 und umgibt die aktiven Teile der Transistorzonen 9, 8 und 3,4 vollständig. Außerdem ist
diese /one 12 mittels einer Metallschicht I 3 kontaktiert, m
die den Kollektoranschluß des Transistors bildet. Nach einer Abwandlung dieser Struktur kann sicn die /one 12
auch über die ganze Dicke des Bereiches 34 bis zu der vergrabenen Schicht 3/? erstrecken. Die kanalunterbrechende
/one 12 kann bei dieser Struktur sehr schmal is gehalten werden und weist im vorliegenden Beispiel
eine Breite von etwa 3 μιτι auf.
Weiter sei drauf hingewiesen, daß die Lage des Obei lUchenteiles 2Λ in bezug auf das umgebende
isoiiermuster 5 ganz beliebig gewählt werden kann. >o
Dadurch kann z. B., wenn die Gefahr eines Durchschlages zwischen der Isolierzone 6 und einer auf einer Seite
dieser Zone, z. B. in dem isolierten Bereich liegenden Halbleiterzone besteht, auf dieser Seite die Breite des
versenkten Oxids 5, das den Oberflächenteil 2A >>
begrenzt, größer als an anderen Stellen gewählt werden, wodurch der genannte Durchschlag vermieden wird.
Dies ist von besonderer Bedeutung, wenn in der monolithischen Schaltung Elemente vorhanden sind, die
bei hoher Spannung betrieben werden.
Die Anordnung nach den F i g. 1 und 2 kann auf folgende Weise hergestellt werden. Es wird (siehe
F i g. 3) von einer p-leitenden Siliciumscheibe 4 mit einer
Dicke von z. B. 200 μπι und einem spezifischen
Widerstand von z.B. 10 Ω · cm ausgegangen. Darauf wird durch Anwendung allgemein üblicher Maskierungs
und Diffusionstechniken örtlich eine Arsenschicht zur Bildung der vergrabenen Schicht 38 abgelagert, wonach
die Oberfläche für epitaktisches Anwachsen vorbereitet und auf dem Substrat 4 eine η-leitende Siliciumschicht 3
mit einer Dicke von 6 μηι und einem spezifischer
Widerstand von z. B. 0,5 Ω · cm epitaktisch angewachsen wird, wobei ebenfalls allgemein übliche Verfahren
angewendet werden. Dabei wird die Struktur nach Fig. 3 erhalten, wobei während des epitaktischen 4
Anwachsens die genannte Arsenschicht teilweise in das Substrat 4 und teilweise in die epitaktische Schicht 3
eindiffundiert zur Bildung einer hochdotierten n-leitenden vergrabenen Schicht 35.
Auf der Oberfläche wird dann eine gegen Oxidation maskierende Schicht, z. B. eine 0.15 μιτι dicke Siliciumnitridschicht
20. angebracht. Erwünschtenfalis kann unter der Schicht 20 noch eine dünne Oxidschicht angebracht
werden. Auf der Nitridschicht 20 wird eine 0,1 μπι dicke
Schicht 21 aus Siliciumoxid abgelagert Diese Schicht kann erwünschtenfalis auch durch thermische Oxidation
des Siliciumnitrids erhalten werden, aber wird dann im allgemeinen beträchtlich dünner sein. Die Oxidschicht
21 wird danach durch ein bekanntes photolithographisches Ätzverfahren in die gewünschte Form gebracht,
wonach diese Schicht 21 als Maske beim Wegätzen mit z. B. Phosphorsäure der von der Schicht 21 nicht
bedeckten Teile der Schicht 20 dient. Für alle Einzelheiten der Anbringung und Ätzung von Siliciumnitridschichten
sei auf »Philips Research Reports«, April 1970. S. 118—132 verwiesen, wo alle für den Fachmann
nötige Auskunft über Techniken bezüglich örtlicher Oxidation von Siliciumoberflächen erteilt wird.
Auf diese Weise ist die Struktur nach F i g. 4 erhalten.
Nun wird der nicht von der eine Oxidation verhindernden Nitridmaske 20 bedeckte Teil der Siliciumoberfläche
bis zu einer Tiefe von etwa I μπι abgeätzt, wobei
unier den Rändern des Nitrids 20 auch ein Teil des Siliciiims weggeätzt wird (siehe F i g. 5). Dieser Ätzschritt
dient dazu, nach dem Anbringen des versenkten lsolieriiHisters eine nahezu ebene Oberfläche zu
erhalten, aber er kann erwünschtenfalis weggelassen werden.
Anschließend wird das Silicium bei 1000" C in
feuchtem Sauerstoff wahrend etwa 16 Stunden thermisch oxidiert, wobei die durch die Ätzung erhaltenen
Hohlräume infolge der Tatsache, daß das Oxid ein größeres Volumen als das Silicium, aus dem es gebildet
ist. einnimmt, völlig mit Oxid ausgefüllt werden. Das so erhaltene Oxidmuster 5 weist eine Dicke von etwa 2 μηι
auf und erstreckt sich bis zu der ursprünglichen Siliciumoberfläche 2. wodurch die Oberfläche des
ganzen Körpers nahezu eben wnu. Nawii Entfernung
des Nitrids wird nun auf dem Ganzen in bekannter Weise pyrolitbch eine Siliciumoxidschicht 22 abgelagert,
die an der Stelle der anzubringenden Isolierzonen unter Anwendung einer Maskierung mit großer
Toleranz entfernt wird. So wird die Struktur nach F i g. 6 erhalten.
In einem nächsten Schritt wird nun eine tiefe Bordiffusion durchgeführt, wobei das versenkte Oxidmuster
5 und die Oxidschicht 22 als Maskierung dienen. So wird die Isolierzone 6 erhalten (siehe F i g. 7), durch
die ein Bereich 3-4. B von dem übrigen Teil der Schicht 3 getrennt wird. Während dieser Bordiffusion werden die
Zonen 6 mit Oxid überzogen; die Dickenunterschiede der Oxidschicht sind in der Figur der Deutlichkeit halber
vernachlässigt.
Nun wird, ebenfalls unter Anwendung eines Maskierungsschrittes mit großer Toleranz, ein Teil der
Oxidschicht 22 oberhalb der anzubringenden Basiszone entfernt, wonach die Basiszone 8 des Transistors mittels
z. B. einer 2 μηι tiefen Bordiffusion angebracht wird,
wobei die Schicht 22 und das Oxidmuster 5 als Maske dienen. Die Zone 6 braucht dabei nicht maskiert zu sein.
So wird die Struktur nach F i g. 8 erhalten, wobei während der Diffusion auf den Zonen 6 und 8 eine dünne
Oxidschicht gebildet wird; auch hier wird der Deutlichkeit halber die Oxidschicht in der Figur mit einer
konstanten Dicke dargestellt.
In das Oxid werden anschließend durch einen Photoätzschritt Öffnungen an den Stellen der zu
bildenden Zonen 9 und 12 geätzt (siehe Fig.9). Durch
eine Phosphordiffusion werden die z. B. 1 μιη dicke
Emitterzone 9 und die hochdotierte η-leitende Oberflächenzone 12 angebracht. Nach einer Abwandlung kann
die Emitterzone auf einer Seite an dem versenkten Muster 5 anliegen, wodurch auch die Maskentoleranz
für das Emitterdiffusionsfenster groß ist.
Danach werden auf übliche Weise Kontaktfenster angebracht und durch Aufdampfen und Ätzen einer
Metallschicht, z. B. aus Aluminium, die Emitterkontaktschicht 15, die Basiskontaktschicht 14, die Kollektorkontaktschicht
13 und die Kontaktschicht 10, die über die Zone 6 das Substrat 4 kontaktiert, angebracht, wodurch
die Struktur nach F i g. 1 und 2 erhalten wird.
Nach dem oben beschriebenen Herstellungsverfahren ist ein wesentlicher Vorteil der Erfindung der, daß
die Lage der meisten Zonen, in dem Beispiel der Zonen 8, 12 und 6, völlig von einer Maske, und zwar der eine
Oxidation verhindernden Nitridmaske 20 bestimmt
308 109/67
wird, so daß eine beträchtliche .Selbstausrichtung und
eine möglichst große Beschränkung von Maskierungsschritten mit enger Toleranz erzielt werden. In dem
Falle, in dem die Emitterzone an dem versenkten Oxidmuster anliegt, kann die Halbleiterstruktur. die in
der epitaktischen Schicht J angebracht wird, sogar völlig dadurch Hergestellt werden, daß außer der
Nitridmaske 20 nur Maskierungsschritte mit großer Toleranz angewendet werden.
Dies trifft auch für die nachstehenden Beispiele zu. So zeigt Fig. 10 schematisch im Querschnitt eine Anordnung
mit einem Bipolartransistor mit einer n-leitenden Emitterzone 9 und einer p-leitenden Basiszone 8. die
völlig von einem teilweise in den Körper versenkten Oxidmuster 5 begrenzt wird. In diesem Beispiel ist der
über die Siliciumoberfläche 2 hinausragende Teil des Oxidmusters praktisch gleich dem unterhalb dieser
Oberfläche versenkten Teil dieses Musters, indem beim Anbringen dieses Musters ein Ätzschritt nach F i g. 5 im
vorhergehenden Beispiel weggelassen Im. Die epiUtkusche
Schicht besteht hier aus zwei nacheinander angebrachten n-leitenden epitaktischen Teilschichten 31
und 32, von denen die Teile 314 und 32,4 einen von der Isolierzone 6 umgebenen isolierten Bereich bilden. An
der Grenzfläche zwischen den Schichten 31 und 32 enthält dieser isolierte Bereich eine hochdotierte
η-leitende vergrabene Schicht 33. Die Schichten 31 und 32 sind auf einem n-leitenden Substrat 40 angebracht.
Die beiden epitaktischen Teilschichten 31 und 32 weisen z. B. eine Dicke von etwa 3 μιη auf.
Das Gebiet vom zweiten Leitungstyp wird in diesem Beispiel nicht durch das Substrat 40, sondern durch eine
p-leitende vergrabene Schicht 41 gebildet, die an der Grenzfläche zwischen dem Substrat 40 und der
epitaktischen Schicht 31 liegt. Die Isolierzone 6 schließt sich der vergrabenen Schicht 41 an und erreicht über
eine Öffnung in dem versenkten Isoliermuster 5 die Oberfläche, an der sie mittels einer Metallschicht 43
kontaktiert wird. Die Kollektorzone (3IA 32A 33) wird an der Oberfläche mittels einer Metallschicht 44 und
einer hochdotierten n-leitenden Kontaktzone 42 kontaktiert. Das Substrat 40 wird über die Schichten 31 und
32 mittels einer Metallschicht 45 kontaktiert, die über
eine hochdotierte η-leitende Kontaktzone 46 die Schicht 32 kontaktiert.
Ein wesentlicher Vorteil dieser Struktur besteht u. a. darin, daß die Sperrspannung zwischen dem Gebiet (41,
6) und der Kollektorzone (31Λ 32,4. 33) von der
zwischen dem Substrat 40 und dem Gebiet (41, 6) angelegten Spannung unabhängig ist. Da die Kapazität
des pn-Übergangs. der den isolierten Bereich begrenzt, schalttechnisch Probleme ergeben kann und diese
Kapazität u. a. durch die über dem pn-übergang auftretende Spannung bestimmt wird, bietet die
Anwendung von vom Substrat isolierten Gebieten vom zweiten Leitungstyp wie oben beschrieben, die Möglichkeit
diese Bereichsisolierungskapazität unabhängig von der an das Substrat 40 angelegten Spannung zu
beeinflussen.
Die Anordnung nach F i g. 10 kann unter Verwendung derselben Techniken wie im vorhergehenden Beispiel
hergestellt werden, wobei jedoch von einem n-leitenden Substrat 40 ausgegangen wird, auf dem dann auf übliche
Weise örtlich eine Schicht eines vorzugsweise verhältnismäßig langsam diffundierenden Akzeptor, z. B. Bor,
angebracht wird zur Bildung der vergrabenen Schicht 41, wonach eine erste η-leitende epitaktische Schicht 31
angewachsen wird. Anschließend wird auf der Schicht 31 örtlich eine Schicht eines verhältnismäßig langsam
diffundierenden Donator., z. H. Arsen, angebracht zur
Bildung der vergrabenen Schicht 33. wonach die n-leitendc Schicht 32 angewachsen wird. Danach
können das Oxidmuster 5. die Isolierfolie 6 und die Zonen 8, 9, 42 und 46 auf die im vorhergehenden
Beispiel an Hand der Fig. 3 —9 beschriebene Weise angebracht werden, wobei aber in diesem Falle vor der
örtlichen Oxidation zur Herstellung des Oxidmusters 5
hi kein Silicium weggeätzt wird, so daß das Oxid 5
teilweise über die Oberfläche 2 hinausragt. Das Oxidmuster 5 ragt z. D. etwa I μιτι über die Oberfläche 2
hinaus und ist etwa 1 μιτι unterhalb der Oberfläche 2
versenkt.
ii Es können mehrere vergrabene Schichten 41 und
auch mehrere Isolierzonen 6 angebracht werden zur Bildung mehrerer isolierter Bereiche, wie z. B. auf der
rechten Seite der Fig. 10 dargestellt ist. Die Schaltung
kann naturgemäß auch Elemente enthalten, die nicht
2i> iiinci iidlb eii'icS i.ici äiiigcii iSoiici ici'i uciciciis liegen.
In dem vorliegenden Beispiel werden zwei epitaktische
Schichten 31 und 32 angebracht, zwischen denen sich die vergrabene Schicht 33 befindet. Es ist jedoch
einleuchtend, daß erwünschtenfalls die vergrabene Schicht 33 derart angebracht werden kann, daß sie auf
der vergrabenen Schicht 41 liegt und an diese Schicht grenzt, in welchem Falle nach dem Anbringen dieser
beiden vergrabenen Schichten nur eine einzige epitaktische Schicht 31 angewachsen zu werden braucht. Dies
>o ist in F i g. 11 dargestellt, die eine Anordnung zeigt, die
weiter grundsätzlich den gleichen Aufbau wie die Anordnung nach Fig. 10 aufweist, jedoch mit der
Ausnahme, daß in F i g. 11 das Oxidmuster, wie in den
Fig. 1 und 2. nahezu völlig unterhalb der Oberfläche 2
versenkt ist, daß die hochdotierte η-leitende Zone 42 sich bis zu der vergrabenen Schicht 33 erstreckt (und
also nicht, wie in Fig. 10, zugleich mit dem Emitter 9 angebracht werden kann), und daß die Emitterzone 9
auf einer Seite an dem Oxidmuster 5 anliegt. Die Zonen 9, 8, 42, 6 und 31 sind mittels Metallschichten 43—47
kontaktiert; die Dicke der Schicht 31 beträgt z. B. 10 μίτι.
Auch die Anordnung nach Fig. 11 kann ">uf völlig
gleiche Weise wie die Anordnungen nach F i g. 1 und 2 und nach Fig. 10 hergestellt werden, wobei der
Fachmann naturgemäß noch viele Abwandlungen aus den ihm zur Verfügung stehenden Möglichkeiten
wählen kann. Insbesondere sei darauf hingewiesen, daß sowohl in den bereits beschriebenen als auch in den
noch zu beschreibenden Beispielen die verschiedenen in
so dem Körper anzubringenden Halbleiterzonen statt durch Diffusion auch auf andere Weise, z. B. durch
Ionenimplantation, angebracht werden können, und daß auch die Diffusion auf verschiedene Weise durchgeführt
werden kann, wobei z. B. von einer dotierten Oxidschicht ausgegangen wird.
Ein weiteres Beispiel einer Halbleiteranordnung ist schematisch Im Querschnitt in Fig. 12 gezeigt. Der
Aufbau dieser Anordnung entspricht zu einem wesentlichen Teil dem der Anordnung nach Fig. 10, sofern es
das η-leitende Substrat 40, die n-leitenden epitaktischen Schichten 31 und 32, die p-leitende vergrabene Schicht
41 und die η-leitende vergrabene Schicht 33 anbelangt. Das in dem isolierten Bereich (31/4, 32A) angebrachte
Schaltungselement ist in diesem Falle jedoch ein lateraler pnp-Transistor mit einer p-leitenden Emitterzone
51 und einer diese Eitterzone umgebenden p-leitenden Kollektorzone 52, die an dem Oxidmuster 5
anliegt. Die Basiszone 32/4 ist über eine n-leitende
Diffusion 42 und eine Metallschicht 53 kontaktiert; die
Emitter- und Kollcktorzoncn 51 bzw. 52 sind mittels Metallschi.'hten 54 bzw. 55 kontaktiert. Die Emitterzone
51 erstreckt sich bis auf die hochdotierte vergrabene Schicht 33. so daß Emission praktisch völlig in 'atcralnr
Richtung sUiüfindet, während die Zone 51 erwünschtenfalls
zugleich mit der Isolierzone 6 angebracht weiden kann. Gegebenenfalls kann sich auch die Kollektorzone
52 bis auf die vergrabene Schicht 33 erstrecken.
Obgleich im Beispiel nach Fig. 12 zwei n-leitende
Obgleich im Beispiel nach Fig. 12 zwei n-leitende
epitaktische Schichten 31 und 32 verwendet wurden, kann erwünschtenfalls auch hier die vergrabene Schicht
33 direkt auf der vergrabenen Schicht 41 angebracht werden, wie dies in F i g. Il der Fall ist.
Schließlich xeigt Fig. 13 schematisch einen Querschnitt
durch eine Anordnung, die zwei verschiedene Halbleiterschaltungselemente enthält, die in je einem
isolierten Bereich (61A, 61 B) angebracht sind, der sich
völlig innerhalb eines p-leitenden Teilsubstrates (6A,
62,4; 6S, 62fl)befindet, wobei diese Teilsubstrate je für
sich mittels Metallschichten 72 und 73, die in diesem Beispiel die isolierten Bereiche 61-4 und 61B völlig
umgeben, kontaktiert werden.
In dem ersten η-leitenden Bereich 61/1 befindet sich
ein lateraler Bipolartransistor mit einer p-leitenden Emitterzone 64 und einer p-leitenden Kollektorzone 65.
Diese Zonen 64 und 65 liegen an dem versenkten Oxidmuster 5 an, so daß die Emitterzone 64 praktisch
nur über eine Seite emit'.ieren kann. Dies ergibt einen besseren Wirkungsgrad als bei der üblichen planaren
Technologie, bei der der Emitter eines solchen lateralen Transistors in praktisch allen Richtungen emittieren
kann. Die Emission senkrecht zu der Oberfläche 2 der Siliciumscheibe kann noch weiter dadurch beschränkt
werden, daß die Zone 64 und gegebenenfalls auch die Zone 65 derart tief diffundiert werden, daß sie sich der
hochdotierten vergrabenen Schicht 63/4 anschließen. Die Basis 61A des Transistors (64,61/4,65) ist über eine
im Oxidmuster 5 ausgesparte öffnung und eine hochdotierte η-leitende Kontaktdiffusion mittels einer
Metallschicht 66 kjntaktiert. Es sei bemerkt, daß ein lateraler Transistor, wie der Transistor (64, 61A 65),
auch beim Fehlen des Teilsubstrates (6/4,62A) eine neue
und sehr zweckmäßige Struktur eines lateralen Bipolartransistors unter Anwendung eines versenkten
Isoliermusters darstellt.
Das Teilsubstrat (6ß, 62B) umgibt einen n-leitenden
Bereich 61B, der einen bipolaren vertikalen Transistor
enthält, der den Bipolartransistoren nach den Fig. IO
und 11 praktisch gleich ist. Es ist einleuchtend, daß
innerhalb mehrerer Teilsubstrate (6, 62) eine Anzahl verschiedener Halbleiterschaltungselemente angebracht
sein kann, während auch ein Bereich unter Umständen mehr al? ein Schaltungselement enthalten
kann.
Alle beschriebenen Beispiele weisen die vorerwähnten Vorteile auf, die der Tatsache zuzuschreiben sind,
daß sich die Isolierzonen 6 durch eine Öffnung im Oxidmuster 5 bis zu einem völlig von dem Muster j
begrenzten Teil der ursprünglichen Siliciumobcrfläche 2 erstrecken.
In bc/L.g auf die .'ierstcllung der verschiedenen
- bee'1 iebenen Anordnungen kann noch bemerkt
werden, daß sie alle eine Vielzahl voi. Gebieten enthalten, die durch eine einzige Maskierung, und zwar
die für die Herstellung des versenkten isolierenden Musters 5 angewandte Maskierung, festgelegt werden.
in so daß ein beträchtliches Maß von Selbstausrichtung
erreicht wird.
Innerhalb eines isolierten Bereiches können statt der
beschriebenen Bipolartransistoren oder neben diesen Transistoren andere Halbleiterschaltungselemente, wie
Dioden, Widerstände. Spcrrschichtfeldeffekttransistoren, Feldeffekttransistoren mit isolierter Gate-Elektrode,
planare Thyristoren u. dgl., angebracht sein. Die Isolierzone kann wenigstens zum Teil statt von der
Oberfläche her von der ,Substratseite her z. B. aus einer
2n vergrabenen Schicht diffundiert werden. Herner kann
der Halbleiterkörper statt aus Silicium aus einem anderen Halbleitermaterial, vorzugsweise aus einem
Material bestehen, aus dem auch durch örtliche Oxidation ein isolierendes Muster gebildet werde.i
kann, wie z. B. Siliciumcarbid. Das Isoliermuster kann statt aus Siliciumoxid auch aus einem anderen
Isoliermaterial bestehen. Wenn das Muster aus einem Oxid des Halbleiterkörpers besteht, kann es statt durch
thermische Oxidation auch durch andere Oxidationsver-
)o fahren, z. B. durch anodische Oxidation, gebildet
werden. Die Metallschichten können völlig oder teilweise durch andere gut leitende Schichten z. B. aus
dotiertem polykristallinen! Silicium, ersetzt werden.
In allen Beispielen können die genannten Leitungstypen alle gleichzeitig durch die entgegengesetzten
Leitungstypen ersetzt werden, während auch die Abmessungen, insbesondere die Dicken, und die
Dotierungen der vorhandenen Halbleiterschichten innerhalb weiter Grenzen geändert werden können.
•to Weiter können auch andere Materialien als Siliciumnitrid
für die Maskierung gegen Oxidation verwendet werden. Auch kann unterhalb des Oxidmusters örtlich
die Dotierung des isolierten Bereichs erhöht werden, um Inversion zu vermeiden.
Eine derartige erhöhte Konzentration an Dotierungsatomen unter dem versenkten Oxid kann z. B. mittels
Diffusion oder Ionenimplantation, vor. während oder nach dem Erzielen des Oxidmusters erzeugt werden, wie
beschrieben in der belgischen Patentschrift 7 68 076.
Eine derartige, örtlich erhöhte Konzentration (in diesem Beispiel von Donatoratomen) ist in den Fig. 2 und 10
mit der gestrichelten Linie 80 angegeben. Es wird bemerkt, daß infolge der Anwendung der Erfindung
dabei nicht die Gefahr der Bildung eines n-Kanales über die ganze p-Isolierzone 6 besteht, sogar dann nicht,
wenn die n-Schicht 80 höher dotiert ist als die p-Zone 6. da die Zone 80 an der Stelle der Unterbrechung im
Oxidmuster 5 auf der Zone 6 ebenfalls unterbrochen ist.
Hierzu 4 Blatt Zeichnungen
Claims (11)
1. Halbleiteranordnung mit einem Halbleiterkörper (1) mit mindestens einem Halbleiterschaltungselement,
mit einer an eine Oberfläche (2) grenzenden epitaktischen Schicht (3) von einem ersten Leitungstyp, die an ein darunter liegendes Gebiet (4) vom
zweiter Leitungstyp grenzt und einer diffundierten Isolierzone (6) vom zweiten Leitungstyp mit einer
höheren Dotierungskonzentration als die epitaktische Schicht (3), die sich in der epitaktischen Schicht
(3) bis zum Gebiet (4) vom zweiten Leitungstyp erstreckt und zusammen mit diesem Gebiet innerhalb
des Halbleiterkörpers zumindest einen Teil eines isolierten Bereiches (3A) der epitaktischen
Schicht völlig umgibt, wobei der PN-Übergang (7) zwischen der Isolierzone (6) und dem isolierten
Bereich (3A) an einem wenigstens teilweise unterhalb der genannten Oberfläche (2) in den Halbisiterkörper
versenkten Muster (5) aus einem elektrisch isolierenden Material endet das den isolierten
Bereich (3A) an der Oberfläche (2) umgibt, und wobei sich das genannte Schaltungselement völlig
innerhalb des isolierten Bereichs (3A) befindet, dadurch gekennzeichnet, daß sich die
hochdotierte Isolierzone (6) durch eine Unterbrechung in dem versenkten isolierenden Muster (5)
hindurch bis zu einem Teil (2A) der Oberfläche erstreckt, der völlig von dem versenkten isolierenden
Muster (5) begrenzt ist, wobei die Unterbrechung von der hochdotierten Isolierzone (6)
vollständig ausgefüllt wird.
2. Halbleiteranordnung nac.i Anspruch 1, dadurch
gekennzeichnet, daß d\.r genannte Oberflächenteil (2A) wenigstens teilweise mit er er als Anschlußelektrode
dienenden leitenden Schicht (10) überzogen ist.
3. Halbleiteranordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der
genannte Oberflächenteil (2A)den isolierten Bereich
(3A)praktisch völlig umschließt.
4. Halbleiteranordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das
Gebiet vom zweiten Leitungstyp durch eine vergrabene Schicht (41, 62,4, 62B) gebildet wird, die
sich zwischen der epitaktischen Schicht (31, 32; 61) und einem Substrat (40, 60) vom ersten Leitungstyp
erstreckt.
5. Halbleiteranordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der
isolierte Bereich (3/4; 31/4, 32,4; 61A 61S; eine
vergrabene Schicht (3fl; 33; 63Λ 63ß,J vom ersten
Leitungstyp enthält.
6. Halbleiteranordnung nach den Ansprüchen 4 und 5, dadurch gekennzeichnet, daß die vergrabene
Schicht (33; 63/4, 63B) vom ersten Leitungstyp auf der vergrabenen Schicht (41; 62,4,62B) vom zweiten
Leitungstyp liegt und an diese Schicht grenzt.
7. Halbleiteranordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß ein
Teil des versenkten Muslers (5) eine öffnung (11) aufweist, innerhalb der der isolierte Bereich (34^ an
die Oberfläche tritt und eine kanahinterbrechende
Zone (12) vom ersten Leiüingstyp enthält, die derart
hoch dotiert ist, daß die Bildung eines Invcrsionskanals an der Stelle der öffnung (II) verhindert wird
8. Halbleiteranordnung nach Anspruch 7, dadurch gekennzeichnet, daß die kanalunterbrechende Zone
(12) praktisch völlig die aktiven Zonen eines in dem isolierten Bereich (3A) vorhandenen Halbleiterschaltungselementes
umgibt
9. Halbleiteranordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß in dem
isolierten Bereich (3A) eine an die Oberfläche grenzende Zone (8) vom zweiten Leitungstyp
angebracht ist, die völlig von dem versenkten Muster (5) begrenzt wird und ir. der eine an die Oberfläche
grenzende Zi>ne (9) vom ersten Leitungstyp angebracht ist wobei die Zone (8) vom zweiten
Leitungstyp die Basiszone eines vertikaien Bipolartransistors bildet, dessen Kollektor- und Emitterzonen
durch den isolierten Bereich (3A)bzv/. durch die genannte Zone (9) vom ersten Leitungstyp gebildet
werden.
10. Halbleiteranordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die
epitaktische Schicht (3) eine Dicke von mindestens 5 μπι hat.
11. Verfahren zur Herstellung einer Halbleiteranordnung
nach einem der vorstehenden Ansprüche, bei dem in einer an die Oberfläche grenzenden
epitaktischen Schicht (3) vom ersten Leitungstyp, die an ein darunterliegendes Gebiet (4) vom zweiten
Leitungstyp grenzt durch örtliche Oxidation ein wenigstens teilweise in die Oberfläche versenktes
Oxidmuster (5) gebildet wird, wobei eine sich daran anschließende Isolierzone (6) vom zweiten Leitungstyp angebracht wird, die sich bis zu dem Gebiet (4)
vom zweiten Leitungstyp erstreckt, dadurch gekennzeichnet, daß während der örtlichen Oxidation an
der Stelle der anzubringenden Isolierzone (6) ein Teil der Halbleiteroberfläche gegen Oxidation
maskiert wird, so daß an dieser Stelle eine Unterbrechung im Oxidmuster (5) erhalten wird, und
daß durch Einführung eines den zweiten Leitungstyp bestimmenden Dotierungsstoffes über die genannte
Unterbrechung unter Maskierung durch das versenkte Isoliermuster (5) wenigstens ein Teil der
Isolierzone (6) vom zweiten l.eitungstyp gebildet wird.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL7217783.A NL161301C (nl) | 1972-12-29 | 1972-12-29 | Halfgeleiderinrichting en werkwijze voor de vervaar- diging daarvan. |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2361319A1 DE2361319A1 (de) | 1974-07-04 |
DE2361319C2 true DE2361319C2 (de) | 1983-03-03 |
Family
ID=19817648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2361319A Expired DE2361319C2 (de) | 1972-12-29 | 1973-12-08 | Halbleiteranordnung und Verfahren zu ihrer Herstellung |
Country Status (11)
Country | Link |
---|---|
US (1) | US3911471A (de) |
JP (1) | JPS524433B2 (de) |
AT (1) | AT356178B (de) |
CA (1) | CA1003577A (de) |
CH (1) | CH566079A5 (de) |
DE (1) | DE2361319C2 (de) |
FR (1) | FR2271666B1 (de) |
GB (1) | GB1456376A (de) |
IT (1) | IT1000635B (de) |
NL (1) | NL161301C (de) |
SE (1) | SE390852B (de) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3993513A (en) * | 1974-10-29 | 1976-11-23 | Fairchild Camera And Instrument Corporation | Combined method for fabricating oxide-isolated vertical bipolar transistors and complementary oxide-isolated lateral bipolar transistors and the resulting structures |
DE2510593C3 (de) * | 1975-03-11 | 1982-03-18 | Siemens AG, 1000 Berlin und 8000 München | Integrierte Halbleiter-Schaltungsanordnung |
GB1499845A (en) * | 1975-03-26 | 1978-02-01 | Mullard Ltd | Thyristors |
US4063272A (en) * | 1975-11-26 | 1977-12-13 | General Electric Company | Semiconductor device and method of manufacture thereof |
DE2708639A1 (de) * | 1977-02-28 | 1978-08-31 | Siemens Ag | Transistoranordnung auf einem halbleiterplaettchen |
JPS6055988B2 (ja) * | 1979-01-26 | 1985-12-07 | 株式会社日立製作所 | 半導体装置の製法 |
JPS5599722A (en) * | 1979-01-26 | 1980-07-30 | Hitachi Ltd | Preparation of semiconductor device |
JPS55133569A (en) * | 1979-04-06 | 1980-10-17 | Hitachi Ltd | Semiconductor device |
US4376664A (en) * | 1979-05-31 | 1983-03-15 | Fujitsu Limited | Method of producing a semiconductor device |
JPS588139B2 (ja) * | 1979-05-31 | 1983-02-14 | 富士通株式会社 | 半導体装置の製造方法 |
EP0020144B1 (de) * | 1979-05-31 | 1986-01-29 | Fujitsu Limited | Verfahren zur Herstellung einer Halbleitervorrichtung |
JPS5673446A (en) * | 1979-11-21 | 1981-06-18 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
JPS5856434A (ja) * | 1981-09-30 | 1983-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
US5248894A (en) * | 1989-10-03 | 1993-09-28 | Harris Corporation | Self-aligned channel stop for trench-isolated island |
US7981759B2 (en) * | 2007-07-11 | 2011-07-19 | Paratek Microwave, Inc. | Local oxidation of silicon planarization for polysilicon layers under thin film structures |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
BE636316A (de) * | 1962-08-23 | 1900-01-01 | ||
US3423650A (en) * | 1966-07-01 | 1969-01-21 | Rca Corp | Monolithic semiconductor microcircuits with improved means for connecting points of common potential |
US3502951A (en) * | 1968-01-02 | 1970-03-24 | Singer Co | Monolithic complementary semiconductor device |
NL169121C (nl) * | 1970-07-10 | 1982-06-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam, dat aan een oppervlak is voorzien van een althans ten dele in het halfgeleiderlichaam verzonken, door thermische oxydatie gevormd oxydepatroon. |
US3648125A (en) * | 1971-02-02 | 1972-03-07 | Fairchild Camera Instr Co | Method of fabricating integrated circuits with oxidized isolation and the resulting structure |
NL173110C (nl) * | 1971-03-17 | 1983-12-01 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting, waarbij op een oppervlak van een halfgeleiderlichaam een uit ten minste twee deellagen van verschillend materiaal samengestelde maskeringslaag wordt aangebracht. |
NL7105000A (de) * | 1971-04-14 | 1972-10-17 | ||
US3796613A (en) * | 1971-06-18 | 1974-03-12 | Ibm | Method of forming dielectric isolation for high density pedestal semiconductor devices |
-
1972
- 1972-12-29 NL NL7217783.A patent/NL161301C/xx not_active IP Right Cessation
-
1973
- 1973-12-04 US US421526A patent/US3911471A/en not_active Expired - Lifetime
- 1973-12-08 DE DE2361319A patent/DE2361319C2/de not_active Expired
- 1973-12-18 CA CA188,692A patent/CA1003577A/en not_active Expired
- 1973-12-20 GB GB5903573A patent/GB1456376A/en not_active Expired
- 1973-12-26 JP JP48144163A patent/JPS524433B2/ja not_active Expired
- 1973-12-27 AT AT1085073A patent/AT356178B/de not_active IP Right Cessation
- 1973-12-27 CH CH1818873A patent/CH566079A5/xx not_active IP Right Cessation
- 1973-12-27 SE SE7317475A patent/SE390852B/xx unknown
- 1973-12-27 IT IT70869/73A patent/IT1000635B/it active
- 1973-12-27 FR FR7346527A patent/FR2271666B1/fr not_active Expired
Also Published As
Publication number | Publication date |
---|---|
ATA1085073A (de) | 1979-09-15 |
AU6389573A (en) | 1975-06-26 |
GB1456376A (en) | 1976-11-24 |
FR2271666B1 (de) | 1976-11-19 |
CH566079A5 (de) | 1975-08-29 |
NL161301B (nl) | 1979-08-15 |
CA1003577A (en) | 1977-01-11 |
SE390852B (sv) | 1977-01-24 |
NL161301C (nl) | 1980-01-15 |
US3911471A (en) | 1975-10-07 |
IT1000635B (it) | 1976-04-10 |
JPS524433B2 (de) | 1977-02-03 |
JPS4999286A (de) | 1974-09-19 |
NL7217783A (de) | 1974-07-02 |
DE2361319A1 (de) | 1974-07-04 |
FR2271666A1 (de) | 1975-12-12 |
AT356178B (de) | 1980-04-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2745857C2 (de) | ||
DE3245064C2 (de) | ||
DE1944793C3 (de) | Verfahren zur Herstellung einer integrierten Halbleiteranordnung | |
DE2361319C2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
EP0071665B1 (de) | Verfahren zum Herstellen einer monolithisch integrierten Festkörperschaltung mit mindestens einem bipolaren Planartransistor | |
DE2253702B2 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes | |
DE2749607C3 (de) | Halbleiteranordnung und Verfahren zu deren Herstellung | |
DE3116268C2 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
DE2133976C3 (de) | Monolithisch integrierte Halbleiteranordnung | |
DE2133979C3 (de) | Verfahren zur Herstellung einer Halbleiteranordnung | |
DE2420239A1 (de) | Verfahren zur herstellung doppelt diffundierter lateraler transistoren | |
DE2218680C2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE2155816A1 (de) | Verfahren zur Herstellung einer Halbleiteranordnung mit mindestens einem Feldeffekttransistor mit isolierter Torelektrode, und durch dieses Verfahren hergestellte Halbleiteranordnung | |
DE3001032A1 (de) | Halbleiteranordnung und verfahren zu deren herstellung | |
DE4003681C2 (de) | Verfahren zur Herstellung von inselförmigen Halbleiteranordnungen | |
DE2318179C2 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE2525529B2 (de) | Halbleiteranordnung mit komplementaeren transistorstrukturen und verfahren zu ihrer herstellung | |
DE3015101C2 (de) | ||
DE2840975A1 (de) | Verfahren zur herstellung einer integrierten halbleiterschaltung | |
DE2133977C3 (de) | Halbleiterbauelement | |
DE1514656A1 (de) | Verfahren zum Herstellen von Halbleiterkoerpern | |
DE2216642C3 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE2128934C3 (de) | Halbleiteranordnung und Verfahren zu ihrer Herstellung | |
DE2005940C3 (de) | Halbleiterbauelement und Verfahren zu seiner Herstellung | |
DE2215351C3 (de) | Verfahren zur Herstellung eines Halbleiterbauelements |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |