JPS588139B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS588139B2 JPS588139B2 JP54067611A JP6761179A JPS588139B2 JP S588139 B2 JPS588139 B2 JP S588139B2 JP 54067611 A JP54067611 A JP 54067611A JP 6761179 A JP6761179 A JP 6761179A JP S588139 B2 JPS588139 B2 JP S588139B2
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- Japan
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関し、特にシリコン
基板上のエピタキシャル層に形成する半導体集積回路に
おいて、上記集積回路装置を構成する半導体素子周辺に
形成する基板と逆導電型の素子間分離帯領域および上記
素子間分離帯領域上に形成するシリコン酸化膜の形成法
に関するものである。
基板上のエピタキシャル層に形成する半導体集積回路に
おいて、上記集積回路装置を構成する半導体素子周辺に
形成する基板と逆導電型の素子間分離帯領域および上記
素子間分離帯領域上に形成するシリコン酸化膜の形成法
に関するものである。
一般にトランジスタ等の半導体素子をシリコン基板上の
エピタキシャル層に形成して半導体集積回路素子を製造
する場合、上記トランジスタ等の半導体素子の表面に保
護膜としてのＳｉ酸化膜を形成した後、該Ｓｉ酸化膜上
に半導体素子を接続するためのＡｌ等の配線がＡｌ等の
蒸着によって形成されることが多い。
エピタキシャル層に形成して半導体集積回路素子を製造
する場合、上記トランジスタ等の半導体素子の表面に保
護膜としてのＳｉ酸化膜を形成した後、該Ｓｉ酸化膜上
に半導体素子を接続するためのＡｌ等の配線がＡｌ等の
蒸着によって形成されることが多い。
このような場合シリコン基板とＡｌ配線との間の寄生容
量を減少する目的で上記半導体素子の周辺に厚いＳｉ酸
化膜を形成する方法がとられている。
量を減少する目的で上記半導体素子の周辺に厚いＳｉ酸
化膜を形成する方法がとられている。
また上記トランジスタ等の半導体素子の相互間に寄生効
果を生じないようにするため、上記半導体素子間にエピ
タキシャル層と逆の導電性の不純物を添加して素子間分
離帯領域を形成する方法が用いられている。
果を生じないようにするため、上記半導体素子間にエピ
タキシャル層と逆の導電性の不純物を添加して素子間分
離帯領域を形成する方法が用いられている。
第１図は従来のバイポーラトランジスタの形成領域を示
す断面図で１は例えばＰ型のＳｉ基板、２はトランジス
タのコレクターベース間の耐圧を向上させるために該基
板上に形成した高抵抗のｎ型のエピタキシャル層で、３
は上記トランジスタのコレクタのシリーズ抵抗を減少さ
せることを目的とした高濃度のｎ型の埋込み層である。
す断面図で１は例えばＰ型のＳｉ基板、２はトランジス
タのコレクターベース間の耐圧を向上させるために該基
板上に形成した高抵抗のｎ型のエピタキシャル層で、３
は上記トランジスタのコレクタのシリーズ抵抗を減少さ
せることを目的とした高濃度のｎ型の埋込み層である。
また４は上記トランジスタのＰ型のベース領域で、５は
上記トランジスタのｎ型のエミツタ領域で、６Ａ，６Ｂ
，６Ｃは基板と上記基板上のＳｉ酸化膜上に形成される
Ａｌ電極との寄生容量を減少させるための厚いＳｉ酸化
膜で、７は上記エピクキシャル層に多数形成されるトラ
ンジスタ等の素子間を電気的に分離するためのエピタキ
シャル層と逆の導電型を有するＰ型の素子間分離帯領域
である。
上記トランジスタのｎ型のエミツタ領域で、６Ａ，６Ｂ
，６Ｃは基板と上記基板上のＳｉ酸化膜上に形成される
Ａｌ電極との寄生容量を減少させるための厚いＳｉ酸化
膜で、７は上記エピクキシャル層に多数形成されるトラ
ンジスタ等の素子間を電気的に分離するためのエピタキ
シャル層と逆の導電型を有するＰ型の素子間分離帯領域
である。
また８は上記トランジスタ等の半導体素子の表面を保護
するＳｉ酸化膜である。
するＳｉ酸化膜である。
ここで第２図より第８図まではバイポーラトランジスタ
のベース領域形成までの工程を示す断面図で上記の図面
を用いて従来の製造工程を順次説明する。
のベース領域形成までの工程を示す断面図で上記の図面
を用いて従来の製造工程を順次説明する。
第２図に示すように前記した高濃度のｎ型の埋込み層３
を有するＰ型のＳｉ基板１上にｎ型の高抵抗のエピタキ
シャル層２を形成し、該エピタキシャル層上に所定のパ
ターンのＳｉ窒化膜９を形成する。
を有するＰ型のＳｉ基板１上にｎ型の高抵抗のエピタキ
シャル層２を形成し、該エピタキシャル層上に所定のパ
ターンのＳｉ窒化膜９を形成する。
又、Ｓｉ窒化膜の下に、薄い熱酸化膜あるいは、気相成
長酸化膜を、形成しておいても良い。
長酸化膜を、形成しておいても良い。
図においてＡの部分はエピタキシャル層に形成するトラ
ンジスタ等の各素子を分離する分離帯形成予定領域で、
Ｂの部分は前記トランジスタのベース形成予定領域、Ｃ
の部分は前記トランジスタのコレクタ電極接続部の形成
予定領域である。
ンジスタ等の各素子を分離する分離帯形成予定領域で、
Ｂの部分は前記トランジスタのベース形成予定領域、Ｃ
の部分は前記トランジスタのコレクタ電極接続部の形成
予定領域である。
次に上記基板を約１０００℃の温度で約２時間熱酸化し
て、上記Ｓｉ窒化膜９をマスクとして約７０００ÅのＳ
ｉ酸化物層１０を第３図のように形成する。
て、上記Ｓｉ窒化膜９をマスクとして約７０００ÅのＳ
ｉ酸化物層１０を第３図のように形成する。
その後上記形成したＳｉ酸化物層１０を一旦エッチング
して除去する。
して除去する。
次にこのようにして形成したＳｉ基板を約１０００℃の
温度で５時間再び熱酸化して、第４図に示すように上記
Ｓｉ酸化物層１０を除去せる箇所に約１．０μｍの厚い
Ｓｉ酸化物層１１を再び形成する。
温度で５時間再び熱酸化して、第４図に示すように上記
Ｓｉ酸化物層１０を除去せる箇所に約１．０μｍの厚い
Ｓｉ酸化物層１１を再び形成する。
この場合Ｓｉ窒化膜９は酸素の通過を妨げるのでＳｉ窒
化膜９下にはほとんどＳｉ酸化膜は形成されない。
化膜９下にはほとんどＳｉ酸化膜は形成されない。
このようにしてトランジスタ領域の表面と、該表面上の
Ｓｉ酸化膜上に形成されるＡｌ電極との間に生ずる寄生
容量及び、拡散層の側面での接合容量を減少させるため
のＳｉ酸化物層１１が形成される。
Ｓｉ酸化膜上に形成されるＡｌ電極との間に生ずる寄生
容量及び、拡散層の側面での接合容量を減少させるため
のＳｉ酸化物層１１が形成される。
次に素子間分離帯形成予定領域以外の箇所にホトレジス
ト膜を被着して該素子間分離帯形成予定領域へＰ型の不
純物原子をイオン注入して第５図に示すように高濃度の
Ｐ型層１２を形成する。
ト膜を被着して該素子間分離帯形成予定領域へＰ型の不
純物原子をイオン注入して第５図に示すように高濃度の
Ｐ型層１２を形成する。
次にトランジスタのコレクタ電極接続予定領域以外の箇
所にホトレジスト膜を被着して該コレクタ電極接続予定
領域へｎ型の不純物原子をイオン注入して第５図に示す
ように高濃度のｎ型層１３を形成する。
所にホトレジスト膜を被着して該コレクタ電極接続予定
領域へｎ型の不純物原子をイオン注入して第５図に示す
ように高濃度のｎ型層１３を形成する。
次に上記のように形成したＳｉ基板を、１１５０℃で約
２０分加熱処理することにより、第６図に示すように先
にイオン注入により形成された高濃度のＰ型層１２中の
不純物をエピタキシャル層２から下部のＳｉ基板１にま
で到達させて、第６図に示すように素子間分離帯領域１
４を形成する。
２０分加熱処理することにより、第６図に示すように先
にイオン注入により形成された高濃度のＰ型層１２中の
不純物をエピタキシャル層２から下部のＳｉ基板１にま
で到達させて、第６図に示すように素子間分離帯領域１
４を形成する。
また同時にこの熱処理によって先にイオン注入により形
成された高濃度のｎ型層１３中の不純物を基板に形成さ
れた埋込み層３に到るまで拡散させてトランジスタのコ
レクタ電極接続領域１５を形成する。
成された高濃度のｎ型層１３中の不純物を基板に形成さ
れた埋込み層３に到るまで拡散させてトランジスタのコ
レクタ電極接続領域１５を形成する。
更にコレクク電極接続領域１５上及び、素子間分離帯領
域１４上及びベース形成予定領域上のＳｉ窒化膜は下部
のＳｉ基板に結晶欠陥を形成する恐れがあるので該Ｓｉ
窒化膜を一旦除去して、その部分に新たに第７図のよう
にＳｉ酸化膜１６を表面保護膜として約５００Åの厚さ
で形成する。
域１４上及びベース形成予定領域上のＳｉ窒化膜は下部
のＳｉ基板に結晶欠陥を形成する恐れがあるので該Ｓｉ
窒化膜を一旦除去して、その部分に新たに第７図のよう
にＳｉ酸化膜１６を表面保護膜として約５００Åの厚さ
で形成する。
次にベース形成予定領域以外の箇所にホトレジスト膜１
７を被着した後、該ベース形成予定領域へＰ型の不純物
原子をイオン注入してベース領域形成に必要な高濃度の
Ｐ型層１８を形成する。
７を被着した後、該ベース形成予定領域へＰ型の不純物
原子をイオン注入してベース領域形成に必要な高濃度の
Ｐ型層１８を形成する。
更に上記ホトレジスト膜１７を除去したのち、約１００
０℃の温度で１０数分間加熱処理を行なって上記イオン
注入により形成した高濃度のＰ型層１８中の不純物をベ
ース領域形成に必要な所定の寸法だけエピタキシャル層
に拡散して第８図に示すようなベース領域１９を形成す
る。
０℃の温度で１０数分間加熱処理を行なって上記イオン
注入により形成した高濃度のＰ型層１８中の不純物をベ
ース領域形成に必要な所定の寸法だけエピタキシャル層
に拡散して第８図に示すようなベース領域１９を形成す
る。
このようにしてバイポーラトランジスタのベース領域ま
でが形成されるわけであるが、上記トランジスタのコレ
クタ電極接続領域、ベース領域ならびに素子間分離帯領
域上のＳｉ酸化膜１６は表面を保護する目的であるので
約５００Åの厚さしかなく、このような薄いＳｉ酸化膜
上にＡｌ等の電極を形成すれば、基板とＡｌ電極間に寄
生容量が生じるため、素子の特性が劣化するといった欠
点がある。
でが形成されるわけであるが、上記トランジスタのコレ
クタ電極接続領域、ベース領域ならびに素子間分離帯領
域上のＳｉ酸化膜１６は表面を保護する目的であるので
約５００Åの厚さしかなく、このような薄いＳｉ酸化膜
上にＡｌ等の電極を形成すれば、基板とＡｌ電極間に寄
生容量が生じるため、素子の特性が劣化するといった欠
点がある。
また上記の欠点を除去するため、更に厚いＳｉ酸化膜を
、半導体素子形成領域特に素子間分離帯領域上に選択的
に形成するためには耐酸化性マスクの被着及びパターニ
ングと更に長時間の熱処理工程を必要とし、このような
熱処理工程の間に基板に形成したｎ型の高濃度の埋込み
層中の不縞物が、エピタキシャル層に拡散し、コレクタ
・ベース間の耐圧が低下するといった欠点を生ずる。
、半導体素子形成領域特に素子間分離帯領域上に選択的
に形成するためには耐酸化性マスクの被着及びパターニ
ングと更に長時間の熱処理工程を必要とし、このような
熱処理工程の間に基板に形成したｎ型の高濃度の埋込み
層中の不縞物が、エピタキシャル層に拡散し、コレクタ
・ベース間の耐圧が低下するといった欠点を生ずる。
本発明は上記の欠点を除去するもので半導体基体上に耐
酸化性マスク膜をパターニング形成する工程と、該基体
の素子分離領域形成予定領域上の該マスク膜を除去し、
表出した該半導体基体に選択的に不純物を導入する工程
と、該マスク膜を通して選択的に不純物を導入する工程
と、該マスク膜に覆われない該半導体基体を酸化する工
程を含むことを特徴とする新規な半導体装置の製造方法
を提供せんとするものである。
酸化性マスク膜をパターニング形成する工程と、該基体
の素子分離領域形成予定領域上の該マスク膜を除去し、
表出した該半導体基体に選択的に不純物を導入する工程
と、該マスク膜を通して選択的に不純物を導入する工程
と、該マスク膜に覆われない該半導体基体を酸化する工
程を含むことを特徴とする新規な半導体装置の製造方法
を提供せんとするものである。
以下図面を用いて本発明の一実施例につき詳細に説明す
る。
る。
第９図より第１４図までは、本発明によるバイポーラト
ランジスタのコレクタ電極接続領域及び素子間分離帯領
域形成までの実施例の断面図である。
ランジスタのコレクタ電極接続領域及び素子間分離帯領
域形成までの実施例の断面図である。
第９図に示すように甫述したごとく例えば、ｎ型の高濃
度の埋込み層３２を有するＰ型のＳｉ基板３１上に高抵
抗のｎ型のエピタキシャル層３３を形成する。
度の埋込み層３２を有するＰ型のＳｉ基板３１上に高抵
抗のｎ型のエピタキシャル層３３を形成する。
ここで図の埋込み層３２中の不純物はエピタキシャル層
３３を形成する過程で加熱によって該エピタキシャル層
３３中に多少拡散する状態を示している。
３３を形成する過程で加熱によって該エピタキシャル層
３３中に多少拡散する状態を示している。
その後該エピタキシャル層に形成する素子間分離帯形成
予定領域Ｅ１ベース形成予定領域Ｇ、コレクタ電極接続
予定領域Ｆ上に約５００Åの厚さのＳｉ窒化膜３４Ａ，
３４Ｂ，３４Ｃをそれぞれパターニングして形成する。
予定領域Ｅ１ベース形成予定領域Ｇ、コレクタ電極接続
予定領域Ｆ上に約５００Åの厚さのＳｉ窒化膜３４Ａ，
３４Ｂ，３４Ｃをそれぞれパターニングして形成する。
次に第１０図に示すように上記パターニングされたＳｉ
窒化膜３４Ａ，３４Ｂ，３４Ｃをマスクとして、エピタ
キシャル層中にＳｉ酸化物層３６を熱酸化法により約７
０００Åの厚さに形成する。
窒化膜３４Ａ，３４Ｂ，３４Ｃをマスクとして、エピタ
キシャル層中にＳｉ酸化物層３６を熱酸化法により約７
０００Åの厚さに形成する。
更に素子間分離帯形成予定領域Ｅ上に形成したＳｉ窒化
膜３４Ａ以外の箇所にホトレジスト膜を形成したのち、
プラズマエッチングを行なって上記Ｓｉ窒化膜３４Ａを
除去したのち、更にその下のＳｉ基板をも約３０００Å
程度エッチングする。
膜３４Ａ以外の箇所にホトレジスト膜を形成したのち、
プラズマエッチングを行なって上記Ｓｉ窒化膜３４Ａを
除去したのち、更にその下のＳｉ基板をも約３０００Å
程度エッチングする。
このようにして形成された状態を第１１図に示す，次に
第１２図に示すように上記素子間分離帯形成予定領域以
外の箇所にホトレジスト膜３７を形成したのち、該素子
間分離帯領域に硼素原子をイオン注入してＰ型の高濃度
層３８を形成する。
第１２図に示すように上記素子間分離帯形成予定領域以
外の箇所にホトレジスト膜３７を形成したのち、該素子
間分離帯領域に硼素原子をイオン注入してＰ型の高濃度
層３８を形成する。
次に第１３図に示すようにコレクタ電極接続予定領域以
外の箇所にホトレジスト膜３９を形成したのち、該コレ
クク電極接続予定領域にりん原子をイオン注入して高濃
度のｎ型層４０を形成する。
外の箇所にホトレジスト膜３９を形成したのち、該コレ
クク電極接続予定領域にりん原子をイオン注入して高濃
度のｎ型層４０を形成する。
更に上記ホトレジスト膜３９を除去したのち弗化水素酸
の希釈溶液にて上記基板をエッチングして先に形成した
Ｓｉ酸化物層３６を除去する。
の希釈溶液にて上記基板をエッチングして先に形成した
Ｓｉ酸化物層３６を除去する。
この場合Ｓｉ基板は弗化水素酸にはほとんど溶解しない
。
。
更に第１４図に示すように上記基板を約１０００℃の温
度で約５時間熱酸化をして、先にイオン注入によって形
成された高濃度のＰ型層３８中の硼素原子をエピタキシ
ャル層３から下部のシリコン基板１にまで到達させて素
子間分離帯領域４１を形成する。
度で約５時間熱酸化をして、先にイオン注入によって形
成された高濃度のＰ型層３８中の硼素原子をエピタキシ
ャル層３から下部のシリコン基板１にまで到達させて素
子間分離帯領域４１を形成する。
また同時にこの熱処理によって先にイオン注入によって
形成したｎ型の高濃度層４０中のりん原子をエピタキシ
ャル層３から下部のシリコン基板１に形成された埋込み
層に到るまで拡散してコレクタ電極接続領域４２を形成
する。
形成したｎ型の高濃度層４０中のりん原子をエピタキシ
ャル層３から下部のシリコン基板１に形成された埋込み
層に到るまで拡散してコレクタ電極接続領域４２を形成
する。
またこの熱処理の工程で、上記コレクタ電極接続領域４
２及び素子間分離帯領域４１が形成されると同時に素子
間分離帯領域４１上にも厚いＳｉ酸化膜４３Ａが同時に
形成される。
２及び素子間分離帯領域４１が形成されると同時に素子
間分離帯領域４１上にも厚いＳｉ酸化膜４３Ａが同時に
形成される。
またベース形成予定領域とコレクク電極接続領域４２の
間にも厚いＳｉ酸化膜４３Ｂが同時に形成され、これ等
の厚いＳ１酸化膜によって該Ｓｉ酸化膜上に形成される
Ａｌの電極と基板間に生ずる寄生容量が減少し上記トラ
ンジスタの特性が向上する。
間にも厚いＳｉ酸化膜４３Ｂが同時に形成され、これ等
の厚いＳ１酸化膜によって該Ｓｉ酸化膜上に形成される
Ａｌの電極と基板間に生ずる寄生容量が減少し上記トラ
ンジスタの特性が向上する。
また従来の方法ではコレクタ電極接続領域、素子分離帯
領域の形成の段階でこのような厚いＳｉ酸化膜は形成さ
れておらず、このような厚いＳｉ酸化膜を形成するには
更に長時間の熱処理を必要とし、この熱処理によって基
板中の高濃度のｎ型の埋込み層からの不純物がエピタキ
シャル層に拡散しトランジスタのコレクターベース間の
耐圧の低下につながるが、本発明の方法によれはこのよ
うな恐れもない。
領域の形成の段階でこのような厚いＳｉ酸化膜は形成さ
れておらず、このような厚いＳｉ酸化膜を形成するには
更に長時間の熱処理を必要とし、この熱処理によって基
板中の高濃度のｎ型の埋込み層からの不純物がエピタキ
シャル層に拡散しトランジスタのコレクターベース間の
耐圧の低下につながるが、本発明の方法によれはこのよ
うな恐れもない。
以下述べたように本発明の方法を用いれば、半導体集積
回路のトランジスタ領域形成において熱処理工程が減少
しかつ素子分離帯領域上に厚いＳｉ酸化膜が形成される
ので該酸化膜上に形成されるＡｌ電極と基板間の寄生容
量が減少するので上記トランジスタの特性が向上する利
点を生ずる。
回路のトランジスタ領域形成において熱処理工程が減少
しかつ素子分離帯領域上に厚いＳｉ酸化膜が形成される
ので該酸化膜上に形成されるＡｌ電極と基板間の寄生容
量が減少するので上記トランジスタの特性が向上する利
点を生ずる。
第１図は従来の方法により形成したバイポーラトランジ
スタの断面図、第２図より第８図までは従来の方法によ
り形成したバイポーラトランジスタの断面図、第９図よ
り第１４図までは本発明によるバイポーラトランジスタ
の製造方法を説明するための断面図である。 １：Ｐ型Ｓｉ基板、２：エピタキシャル層、３：埋込み
層、４ニベース領域、５：エミツタ領域、６Ａ，６Ｂ，
６Ｃ：Ｓｉ酸化膜、７：素子間分離帯層、８：Ｓ１酸化
膜、９：Ｓｉ窒化膜、１０：Ｓｉ酸化物層、１１：Ｓｉ
酸化物層、１２：高濃度Ｐ型層、１３：高濃度ｎ型層、
１４：素子間分離帯領域、１５：コレクタ電極接続領域
、１６：Ｓｉ酸化膜、１７：ホトレジスト膜、１８：Ｐ
型高濃度層、１９：ベース領域、３１：Ｐ型Ｓｉ基板、
３２：埋込み層、３８：エピタキシャル層、３４Ａ，３
４Ｂ，３４Ｃ：Ｓｉ窒化膜、３６；Ｓｉ酸化物層、３７
：ホトレジスト膜、３８：Ｐ型高濃度層、３９：ホトレ
ジスト膜、４０：ｎ型高濃度層、４１：素子間分離帯領
域、４２：コレクタ電極接続領域。
スタの断面図、第２図より第８図までは従来の方法によ
り形成したバイポーラトランジスタの断面図、第９図よ
り第１４図までは本発明によるバイポーラトランジスタ
の製造方法を説明するための断面図である。 １：Ｐ型Ｓｉ基板、２：エピタキシャル層、３：埋込み
層、４ニベース領域、５：エミツタ領域、６Ａ，６Ｂ，
６Ｃ：Ｓｉ酸化膜、７：素子間分離帯層、８：Ｓ１酸化
膜、９：Ｓｉ窒化膜、１０：Ｓｉ酸化物層、１１：Ｓｉ
酸化物層、１２：高濃度Ｐ型層、１３：高濃度ｎ型層、
１４：素子間分離帯領域、１５：コレクタ電極接続領域
、１６：Ｓｉ酸化膜、１７：ホトレジスト膜、１８：Ｐ
型高濃度層、１９：ベース領域、３１：Ｐ型Ｓｉ基板、
３２：埋込み層、３８：エピタキシャル層、３４Ａ，３
４Ｂ，３４Ｃ：Ｓｉ窒化膜、３６；Ｓｉ酸化物層、３７
：ホトレジスト膜、３８：Ｐ型高濃度層、３９：ホトレ
ジスト膜、４０：ｎ型高濃度層、４１：素子間分離帯領
域、４２：コレクタ電極接続領域。
Claims (1)
- １ 第１導電型のシリコン半導体基体上の半導体素子を
構成する不純物領域形成予定領域上及び第２導電型を有
する素子間分離帯形成予定領域上に、所定のパターンの
耐酸化性膜を形成した後、該耐酸化性膜をマスクとして
該半導体基体上にシリコン酸化物層を形成し、その後、
該素子間分離帯形成予定領域上の該耐酸化性膜を除去し
た後、該素子間分離帯形成予定領域に第２導電型不純物
を導入し、半導体素子を構成する所定の不純物領域形成
予定領域に該耐酸化性膜を通して選択的に不純物を導入
し、しかる後、熱処理を行なうことによって、該素子間
分離帯及び該所定の不純物領域を形成すると共に、該素
子間分離帯上を含む耐酸化性膜除去領域上に厚いシリコ
ン酸化膜を形成することを特徴とする半導体装置の製造
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54067611A JPS588139B2 (ja) | 1979-05-31 | 1979-05-31 | 半導体装置の製造方法 |
| DE8080301781T DE3071380D1 (en) | 1979-05-31 | 1980-05-29 | Method of producing a semiconductor device |
| EP19800301781 EP0020144B1 (en) | 1979-05-31 | 1980-05-29 | Method of producing a semiconductor device |
| US06/155,122 US4343080A (en) | 1979-05-31 | 1980-05-30 | Method of producing a semiconductor device |
| US06/527,498 USRE31652E (en) | 1979-05-31 | 1983-08-29 | Method of producing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54067611A JPS588139B2 (ja) | 1979-05-31 | 1979-05-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55160444A JPS55160444A (en) | 1980-12-13 |
| JPS588139B2 true JPS588139B2 (ja) | 1983-02-14 |
Family
ID=13349908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54067611A Expired JPS588139B2 (ja) | 1979-05-31 | 1979-05-31 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4343080A (ja) |
| JP (1) | JPS588139B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194572A (en) * | 1981-05-27 | 1982-11-30 | Clarion Co Ltd | Semiconductor device and manufacture thereof |
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| NL161301C (nl) * | 1972-12-29 | 1980-01-15 | Philips Nv | Halfgeleiderinrichting en werkwijze voor de vervaar- diging daarvan. |
| US3920483A (en) * | 1974-11-25 | 1975-11-18 | Ibm | Method of ion implantation through a photoresist mask |
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-
1983
- 1983-08-29 US US06/527,498 patent/USRE31652E/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| USRE31652E (en) | 1984-08-28 |
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