JP2746289B2 - 素子の作製方法並びに半導体素子およびその作製方法 - Google Patents

素子の作製方法並びに半導体素子およびその作製方法

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、素子の作製方法並びに半導体素子およびそ
の作製方法に関する。
［従来の技術および発明が解決しようとする課題］ 従来の半導体集積回路の問題点について、次の３つの
実例をあげて説明する。
最初の例は、バイポーラトランジスタである。バイポ
ーラトランジスタを用いた最も代表的な回路としてECL
（Emitter Coupled Logic）回路があるが、そのスイッ
チング時間のtpdは、次式で表される。
tpd ■ｒbb′［ACTC1＋Cd1］＋VS・（CTS1＋Cde1）/I
CS ただし、 ｒbb′ ：入力トランジスタのベース抵抗 A ：カレントスイッチ回路の電圧増幅率 VS ：論理振幅電圧 CTC1 ：入力トランジスタのベースコレクタ接合容量 Cd1 ：入力トランジスタの拡散容量およびエミッタベ
ース間接合容量 ICS ：入力トランジスタの電流量 CTS1 ：入力トランジスタのコレクタ側寄生容量 Cde1 ：出力エミッタホロワトランジスタの拡散容量 上式からわかるように、ECL回路で、低電流域すなわ
ちICSが小さいときは、（１）式の第２項のコレクタ応
答時間により遅延時間が決定される。一方、ICSが大き
い領域では、第１項のベース応答時間が支配的になり、
すなわち、ｒbb′,CTCの低減と拡散容量の低減すなわち
fT値の向上が高速化への重要なポイントになっている。
現在、高速化を目指して、図15に示す如き、SST（Sup
er−self−aligned Process Technology）を用いたトラ
ンジスタが提案されている。201はｐ型半導体基板、202
はp+半導体よりなる隣接する素子間の分離領域、203はn
+埋込層（n+−BL）、204はｎ型エピタキシャル層、205
はフィールド酸化層、206はSi3N4膜、207はｐ型ベース
領域、208はp+多結晶Siベース電極、209はn+エミッタ領
域、210はn+多結晶Siエミッタ電極、211,212,213は、そ
れぞれ金属よりなるベース、エミッタ、コレクタ用電極
である。
本従来例におけるエミッタ、ベース領域の拡大図を図
16に示す。図16からわかるように、エミッタ領域209近
傍にベースコンタクト用のp+多結晶Siベース電極208が
形成されているため、外部ベース抵抗の低減が図られて
いる。
しかしながら、上述した従来例においては次に示すよ
うな問題点をかかえている。
（１−１）n+多結晶Si層210と単結晶エピタキシャル層2
04のｐ型ベース領域207との界面に自然酸化膜214が存在
し、バイポーラ特性（特にエミッタ接地電流増幅率）に
バラツキが生じる。
本構造におけるエミッタ領域209は、DOPOS（doped po
ly silicon）エミッタと通常呼ばれるもので、n+多結晶
Si層210中の不純物をエピタキシャル層の209部に熱拡散
により導入し形成される。しかし、ｐ型ベース領域207
上にn+多結晶Si層210を形成するためには、その形成前
にウェハを一端大気中に出さざるを得ないため、ｐ型ベ
ース領域207上に自然酸化膜214が付着する。この自然酸
化膜214は、プロセス上制御が不可能なため、不均一で
あり、ｐ型ベース領域207内への不純物の拡散が不均一
となる。
したがって、抜本的な解決には、自然酸化膜を形成し
ないプロセスにする必要があるが、現状ではエミッタ領
域209のコンタクトホールパターニング工程がn+多結晶S
i210の形成前に必要であり、エピタキシャル層204のｐ
型ベース領域207の上面が必ず大気にふれ、自然酸化膜
が付着してしまう。
（１−２）エミッタ領域209形成のためのコンタクトホ
ール形成工程（穴開け）を、ドライエッチングで行う
と、その下部に存在するベース領域207にダメージを与
える。
ダメージが入らないエッチングとしてウェットエッチ
ングを用いればよいが、ウェットエッチングを用いると
コンタクトホールのサイズが大きくならざるを得ず、微
細なエミッタ領域を形成することはできない。ダメージ
が生じないドライエッチング法の開発は進められている
ものの、現状では十分なものはない。
（１−３）ベース抵抗が依然大きく、高速動作の支障と
なっている。
すなわち、上記説明のSSTを用いたバイポーラトラン
ジスタは従来のものに比較して外部ベース抵抗の低減化
は図られているもののベース電極208の材料に多結晶Si
を用いているので、抵抗が依然大きい。
次に、MOSFETの問題点について説明する。
（２−１）微細化にともなって、寄生抵抗のためにドレ
イン電流IP、gm（≡■IP/■IG）の劣化が顕著になる。
図17に従来の微細MOSFETで最も使用されているLDD（L
ightly Doped Drain）構造における実効チャネル長（横
軸、Effective Channel Length）と、ドレイン電流（縦
軸、Drain Current）との関係における計算値（Calcula
ted）と、実測値とを示す。計算は、寄生抵抗、速度飽
和を考慮した等価回路モデルにより計算したものであ
る。図17からわかるように、実効チャネル長が0.2μｍ
に近ずくにつれて寄生抵抗が増大し、非飽和領域での電
流低下が著しくなる。
（２−２）ソース・ドレイン領域を拡散層で形成する従
来のMOSFET構造では、微細領域での短チャネル化が顕著
になる。
図18に、チャネル長Ｌ（横軸、CHANNEL LENGTH）に対
するしきい値電圧（縦軸、THRESHOLD VOLTAGE）VTの変
化をソース・ドレイン拡散層の深さXjをパラメタにして
表す。図18からわかるように、通常のMOSFETはXjが深い
と短チャネル化によりしきい値低下が顕著になる。しか
しながら、従来のMOSFETのソース・ドレインの拡散層
は、ゲートをマスクとし、イオン注入により形成するた
め、Xjとしては、0.1μｍ程度の深さのものが最も浅
く、それ以上に浅いソースドレイン部の形成は難しい。
（２−３）ゲート材料の選択がかなり限定される。
従来のMOSFETは、ゲートをマスクにし、イオン注入に
よりソース・ドレインの拡散層を形成する。よって、ゲ
ート材料としては、 （１）耐イオン注入の特性を有すること。
（２）イオン注入で形成したソース・ドレインの活性化
のために550℃以上の温度において熱処理を行うので、
少なくとも550℃以上の温度に耐える材料であること。
（３）ゲートとソース・ドレイン間のリーク電流発生防
止のため、ゲート部周囲に絶縁層形成が可能なこと。
（４）高速動作に向けて低抵抗であること。
（５）短チャネル化によるしきい値低下を抑制するため
に、所望の仕事関数の材料が使用できること。
等の事項が要求される。たとえば、ゲート材料としてAl
（アルミニウム）を使用して低抵抗化を図ろうとする
と、上記（２）の耐熱性の問題で使用できなくなってし
まう。
最後に、従来の配線の問題点について説明する。図19
は、従来の配線工程を示す図であり、215は基板もしく
はウェハ層であり、例えばｐ型半導体層とする。216は
フィールド酸化膜、217は配線とコンタクトをとるため
の拡散層で本例においてはn+半導体層とする。218は絶
縁層で例えばCVD装置で形成されたSiO2等である。219は
配線用金属、220は配線金属219をパターニングするため
のレジストである。図19（ａ）は、レジストパターニン
グが終了した段階を示す図であり、このウェハをRIE（R
eactive Ion Eching）装置内に導き、図19（ｂ）に示す
如く、金属配線をエッチングする。図19（ｂ）におい
て、222は配線用金属のエッチングング残りである。こ
のエッチング残り222は、絶縁層218の表面上のミクロな
すきまに金属が入ったために、あるいは、RIE雰囲気に
ウェハをさらしたとき、レジスト220が雰囲気中に飛
び、飛んだレジストが金属表面に付着し、それがマスク
となるために生じるものである。この残りの金属はリー
ク電流の原因となる。
次に、エッチング後、配線用金属をパターニングした
レジストを剥離する工程を図19（ｃ）に示す。図19
（ｃ）に示すように、通常トリクロエチレン等の有機物
によりレジストの剥離と洗浄を行うわけであるが、かか
る方法ではレジストの残り223が生じてしまう。レジス
トの除去のために酸素プラズマ中にウェハを放置し、レ
ジストを取り除く方法（通称O2アッシング）も使用され
るが、プラズマ中にウェハが放置されるので、これによ
るダメージが生じる等の問題も生じている。
以上説明したように、従来の配線工程では、 （３−１）絶縁層表面上に、配線用金属がミクロのレベ
ルで残り、この残りの金属を通し、リーク電流が流され
る、 （３−２）配線のパターニングに使用するレジストが完
全には除去されず、ウェハ上に有機系の不純物が残る、 （３−３）レジスト除去にあたって、O2アッシングを用
いると、ウェハ内部にプラズマによるダメージが生じ
る、 等の問題点がある。
結局、従来の技術においては、素子特性に重要な影響
を与える各種成膜面（半導体面、絶縁層面等）の表面状
態をクリーンな状態に保とうとしても、自然酸化膜、あ
るいはレジスト残渣に起因する不純物の介入を防止する
ことができず、従って、各種成膜面に自然酸化膜あるい
は不純物の存在しない素子は存在しなかった。
［課題を解決するための手段］ 本発明の素子の作製方法は、第１の膜の表面に、後に
形成される絶縁性化合物に対して選択的にドライエッチ
ングが可能な絶縁膜を形成する工程、 該第１の膜の表面に隣接する面上に、該絶縁膜の側部
の少なくとも一部を露出させて導電性材料層を形成する
工程、 該導電性材料層の表面に、該導電性材料層との表面反
応により絶縁性化合物膜を形成する工程、 該絶縁膜をドライエッチングすることにより該第１の
膜の表面を露出させた後、該第１の膜の表面に素子構成
上必要な第２の膜を形成する工程、 を少なくとも有することを特徴とする。
本発明の半導体素子の作製方法は、ベース領域上に導
電性材料が設けられ、かつ、ベース領域と対向する側の
導電性材料表面に、前記導電性材料を含む絶縁性化合物
が形成され、エミッタ薄膜が、ベース領域および前記絶
縁性化合物に接して形成されているバイポーラトランジ
スタの作製方法であって、エミッタ形成予定領域に、Si
O2層を設け、その後、 前記導電性材料の成膜、 前記導電性材料表面上への絶縁層の形成、 前記SiO2層の剥離、 前記エミッタ薄膜の成膜、 を大気中に出さずに装置内で一貫して行うことを特徴と
する。
本発明の半導体素子の作製方法は、ベース領域上に導
電性材料が設けられ、かつ、ベース領域と対向する側の
導電性材料表面の一部に前記導電性材料を含む絶縁性化
合物が形成され、かつ、前記絶縁性化合物が形成されて
いない領域においてベース用配線と接続され、エミッタ
薄膜が、ベース領域および前記絶縁性化合物に接して形
成されているバイポーラトランジスタの作製方法であっ
て、エミッタ形成予定領域に不純物を添加したSiO2層を
設け、その後、 前記導電性材料の成膜、 前記導電性材料上の一部に不純物不添加のSiO2層の形
成、 前記導電性材料表面上への絶縁層の形成、 前記不純物を添加したSiO2層のみの剥離、 前記エミッタ薄膜の成膜、 を行うことを特徴とする。
本発明の半導体素子の作製方法は、MOSFETにおいて、
半導体基体もしくは任意の基体上に形成された半導体ウ
ェハ層とゲート酸化膜との界面と、ソース領域およびド
レイン領域と前記半導体基体もしくは前記ウェハ層との
界面とが同一平面上に存在し、かつ、ソース領域および
ドレイン領域上に導電性材料が設けられ、かつ、前記導
電性材料とゲート電極とは、前記導電性材料表面に設け
られた前記導電性材料を含む絶縁性化合物とにより分離
されて、前記導電性材料表面に、前記絶縁性化合物が設
けられていない領域を通して、ソースおよびドレイン配
線電極に接続されているMOSFETからなる半導体素子の作
製方法であって、ソースおよびドレイン形成予定領域の
み、不純物を添加したSiO2層が除去されたパターンを設
け、その後、 前記ソース、およびドレイン半導体の成膜、 前記導電性材料の成膜、 前記導電性材料上の一部に不純物非添加SiO2層の形
成、 前記導電性材料表面上への絶縁層の形成、 前記不純物を添加したSiO2層のみの剥離、 層間絶縁層、コンタクトホールの形成およびソース、
ゲート、ドレイン電極の形成、 を行うことを特徴とする。
本発明の半導体素子の作製方法は、配線材の表面上部
に、該配線材を構成する導電性材料を含む絶縁性化合物
膜が形成されている半導体素子の作製方法であって、 層間絶縁層上に不純物ドープしたSiO2膜の成膜、 配線のレジストパターンの形成、 前記レジストパターンによる前記不純物ドープしたSi
O2のエッチング、 コンタクトホールのレジストパターン形成、 ドライエッチによる前記層間絶縁層のエッチング、 前記配線材を構成する導電性材料の成膜、 前記配線材の表面への絶縁性化合物膜の形成、 前記不純物ドープしたSiO2層の剥離、 を行うことを特徴とする。
本発明のバイポーラトランジスタは、エミッタ領域と
ベース領域とコレクタ領域とを有するバイポーラトラン
ジスタにおいて、該ベース領域の一部の上には該ベース
領域と接して金属又はシリサイドからなるベース電極が
設けられ、該ベース電極の表面が該ベース電極とガスと
の表面反応により形成された絶縁性化合物の膜で覆われ
ており、該エミッタ領域が該絶縁性化合物の膜から露出
したベース領域表面上に該絶縁性化合物の膜と接触して
設けられた薄膜で構成されることによりエミッタ・ベー
ス接合は平坦であり、該エミッタ領域及び該絶縁性化合
物の膜上に設けられた層間絶縁膜のコンタクトホールを
通じて該エミッタ領域に接続された配線が設けられてい
ることを特徴とする。
本発明のバイポーラトランジスタの作製方法は、エミ
ッタ領域とベース領域とコレタタ領域とを有するバイポ
ーラトランジスタの製造方法において、基板の該コレク
タ領域上に該ベース領域を形成し、該ベース領域表面の
一部に無機材料のマスクを形成し、該マスクにより覆わ
れていない該ベース領域の上に該ベース領域と接して金
属又はシリサイドからなるベース電極を形成し、該ベー
ス電極の表面とガスとの表面反応により絶縁性化合物の
膜を形成し、該絶縁性の膜を形成した後に該マスクを選
択的に除去し、該絶縁性化合物の膜から露出した該ベー
ス領域表面に該絶縁性化合物の膜と接触して該エミッタ
領域を形成することを特徴とする。
本発明のMOSFETは、チャンネル領域とソース及びドレ
イン領域とゲート電極とゲート絶縁膜とを有するMOSFET
において、該ソース及びドレイン領域上には該ソース及
びドレイン領域に接して金属又はシリサイドからなる導
電材料の層が設けられ、該導電材料の層の表面が該導電
性材料とガスとの表面反応により形成された膜であって
該ゲート絶縁膜とは異なる材料からなる絶縁性化合物の
膜で覆われており、該絶縁性化合物は、該ゲート電極と
接触し該導電材料と該ゲート電極とを分離していること
を特徴とする。
本発明のMOSFETの作製方法は、チャネル領域とソース
及びドレイン領域とゲート電極とゲート絶縁膜とを有す
るMOSFETの製造方法において、絶縁性化合物の膜であ
り、この絶縁性化合物の膜60はゲート電極64と接触し、
ゲート電極64と導電性材料57,58とを分離している。半
導体表面の該チャネル領域となる一部分の上に無機材料
のマスクを形成し、該マスクで覆われていない該半導体
表面上に該ソース及びドレイン領域と接触する金属又は
シリサイドからなるソース及びドレイン電極を形成し、
該ソース及びドレイン電極の表面をガスと反応させて該
ゲート絶縁膜とは異なる絶縁性化合物の膜を形成し、該
絶縁性化合物の膜の形成後に該マスクを除去し、該マス
クが除去された部分に該ゲート電極を形成することを特
徴とする。
［作用］ 以下に本発明の作用を、本発明のより詳細な構成とと
もに説明する。
図面の基づき本発明を説明する。
図１における例では、素子がバイポーラトランジスタ
の例であり、図１においては、第１の膜はベース層７で
ある。また、素子がMOSFETの例である図９においては第
１の膜はゲート絶縁膜59である。さらに素子が配線を有
する半導体素子の例である図13においては第１の膜は層
間絶縁層86である。
本発明では、この第１の膜の表面上に絶縁膜（図４の
31、図10の66、図14の90）を形成する。
この絶縁膜は、後に形成される絶縁性化合物に対して
選択的にドライエッチングが可能な絶縁材料により構成
する。例えば、化学気相堆積法で形成したSiO2あるいは
これに不純物をドープしたものを用いればよい。
次に、本発明では、第１の膜の表面に隣接する面上に
導電性材料層を形成する。第１の膜の表面に隣接する面
は、図４の例では、ソース層30の、絶縁膜31が形成され
ている面以外の面である。図10の例では、ソース領域、
ドレイン領域55,56の表面である。さらに、図13の例で
は、n+層41の表面から層間絶縁層86の露出表面である。
この導電性材料としては、導電性を有し、表面に表面
に表面反応により絶縁性化合物を形成し得るものならば
特にその種類には限定されない。例えば、O2,F2等のガ
スと反応して表面に絶縁性化合物を形成し得るものなら
ばよい。例えば、金属、合金、超伝導材等があげられ
る。
本発明では、この導電性材料層の形成に１つの特徴を
有する。すなわち、絶縁膜の側部の少なくとも一部を露
出させて導電性材料層を形成する点である。このよう
に、導電性材料層を形成するためには、例えば、前記し
た絶縁膜を逆テーパー形状に形成すればよい。他の方法
としては、絶縁膜の成膜時における成膜条件、特にウェ
ハ温度、バイアス電圧を制御して、導電性材料粒子のマ
イグレーションを低くすればよい。ここに、マイグレー
ションとは導電性材料粒子の表面拡散を意味する。すな
わち、表面における導電性材料粒子の拡散度合である。
導電性材料層の形成後は、適宜のガスを用いてその表
面に導電性材料の絶縁性化合物膜を形成する。そのため
のガスとしては、例えば、O2,F2ガスを用いればよい。
絶縁性化合物膜を形成後は、適宜のドライガスを用い
て前記絶縁膜をドライエッチングする。かかるガスとし
ては、HFガスあるいはN2ガスで希釈したHFガスを用いれ
ばよい。かかるガスにより、絶縁膜のみが選択的にエッ
チングされ、導電性材料層表面に形成された絶縁性化合
物膜はエッチングされない。絶縁膜は、その側面が露出
しているため、絶縁膜およびその上に堆積している導電
性材料は除去され、第１の膜の表面上にコンタクトホー
ルが形成される等により第１の膜の表面は露出する。
すなわち、導電性材料および導電性材料表面に形成さ
れている絶縁性化合物膜にマスキングとしての役割をも
たすことが可能となり、第１の膜の表面上にのみ素子構
成上必要な第２の膜を形成することができる。
本発明では、以上の構成ととっているため、第２の膜
形成時まで、第２の膜を形成すべき面は被覆されてい
る。従って、第２の膜を形成すべき面に自然酸化膜等の
発生は生じない。
また、レジストを使用することなく、コンタクトホー
ルを形成することもでき、レジスト残渣に起因する不純
物の介入を防止することもできる。
さらに、RIE等の手法を用いることなくコンタクトホ
ールの形成が可能であることから、RIEにともなう第２
の膜を形成すべき面の損傷も防止することができる。
また、第２の膜の形成時においては、導電性材料層が
マスキングとしての役割を果すことから、セルフアライ
メントが可能であり、微細な素子の形成が可能となる。
［実施例］ 以下、詳細に本発明の実施例について説明する。
（実施例１） 図１は、本発明の第一実施例のバイポーラトランジス
タの断面構造を示すものである。
図１において、１はｐ型Si基板、２は素子分離用p+半
導体層、３はコレクタ電位をとるためのn+半導体埋め込
み層、８は導電性材料（ベース電極用埋込金属）で、例
えばAlやCu等が使用できる。５はフィールド酸化膜、４
はｎ型エピタキシャル層、７はp+半導体よりなるベース
層である。14は上記ベース電極用埋込金属８の表面に形
成された絶縁層、６はコレクタ電極12とn+半導体埋込層
３とを接続するためのn+半導体層、15はn-Si層でありエ
ミッタ領域を形成する。16はSiより広いバンドギャップ
を有するn+半導体薄膜で、例えば、SixC1-xGey（０＜ｘ
＜１、０＜ｙ＜１）の単結晶材もしくは多結晶材、ある
いは多結晶SixC1-x:H材、微結晶SixC1-x:H材、微結晶S
i:H材等を用いることができる。11,12は、それぞれエミ
ッタおよびコレクタの配線用金属である。13はパシベー
ション膜で、Si3N4等でよい。
図１において、ベース電極８は埋め込まれたままにな
っているが、エミッタ領域15の周囲から離れた領域にお
いて、図２に示す如く、層間絶縁層上の配線用金属とコ
ンタクトをとれば良い。図２において、17はエミッタ用
コンタクトホール、18はコレクタ用コンタクトホール、
19はベース用埋め込み金属８と層間絶縁層上の配線用金
属とをつなぐスルーホール、20は層間絶縁層上のベース
電極用配線である。また、19のスルーホール近傍の断面
図を図３に示す。図３からわかるように、ベース用うめ
込み電極８の上表面（ベース領域７と対向する面すなわ
ち反対側の面）上は絶縁層14でおおわれているため、半
導体高濃度不純物拡散層（n+拡散層）９を介して上部電
極20とコンタクトする構造になっている。ベース用うめ
込み電極８は、フィールド酸化膜５上に形成されてお
り、特にベース・コレクタ間の寄生容量の増大にはつな
がらない。
実施例１のバイポーラトランジスタの特徴は、 （１）ベース用配線が、導電性材料よりなり、かつ、ベ
ース用配線表面に形成された薄い絶縁層を介してエミッ
タ領域が形成されているため、極限まで外部ベース抵抗
が低減され、周波数特性が向上した。
（２）図２に示す如く、エミッタ周辺にベース電極のコ
ンタクトホールを設ける必要がなく、素子サイズの縮小
化が図れる。
（３）エミッタ・ベース接合は、平坦な面となってお
り、エミッタ・ベース間の接合容量も小さい。
（４）エミッタ薄膜が形成される界面上には、あとから
述べる作製方法によりトランジスタが作製されるため、
自然酸化膜は全く存在しない。
次に、本発明の実施例１に係るバイポータトランジス
タの作製方法について、図４を用いて説明する。
まず、図４（ａ）に示すSi基板21には、ｐ型の高抵抗
基板を用いる。最初に、Si基板21の表面を酸化してSiO2
膜を形成し、次いで、フォトレジスト加工を行った後、
図４（ａ）に示す如くSiO2膜22を選択エッチングした
後、高濃度にｎ型不純物をSi基板21の所定の位置に拡散
することによりコレクタ埋込層（n+−BL）23を形成す
る。
コレクタ埋込層23にドープする不純物には、後述する
熱処理を行った場合に、不純物の広がりを極力生じない
ようにするために、不純物としては拡散定数の小さいSb
等が良い。また、Sbは固溶度が低いので、コレクタ埋込
層23を低抵抗化するためにはドープする不純物にはAs等
を用いても良い。この場合、Asの再分布を防ぐために、
熱処理の低温化やエピタキシャル成長時のオートドーピ
ング防止を行う。
次に、コレクタ埋込層23上にエピタキシャル成長を行
って、ｎ型の単結晶層24（図４（ｂ））を約1.0〜0.8μ
ｍ形成する。この単結晶層24の不純物濃度は1015〜1017
cm-3とする。エピタキシャル成長後、図４（ｂ）に示す
ように、単結晶層24の表面を酸化して薄い酸化膜（酸化
SiO2）25を形成した後、選択酸化のマスクとなるSi3N4
膜26をCVD法で形成する。
次に、アイソレーションパターン（図４（ｄ）の分離
酸化膜25b）形成用フォトレジスト加工を行いSi3N4膜26
とSiO2膜25をエッチングし、さらにｎ型単結晶層（エピ
タキシャル成長層24）のエッチングを行う。このｎ型単
結晶層24のエッチングは、図４（ｃ）の27に示す如く、
後に形成する分離酸化膜25bの底面（図４（ｄ）の25c）
がコレクタ埋込層23に接触するようにエピタキシャル層
24の半ばまで行う。
この後、図４（ｄ）の28に示す領域にB+イオン打込み
を行いアイソレーションを確実にするための素子分離領
域28を形成する。イオン打込み後、欠陥発生防止のアニ
ールを行い、次いで、900〜1050℃の温度で選択酸化を
行い、図４の（ｄ）に示す如く分離酸化膜25bを形成す
る。選択酸化は温度が900〜1050℃と高温ゆえ、コレク
タ埋込み層23にドープした不純物が再分布を起こさない
ように、高圧酸化法を用いて酸化時間を短縮化すること
が好ましい。
次いで、選択酸化のマスクに用いたSi3N4膜26を除去
し、コレクタ取出し領域に図４（ｅ）の29に示すように
リンの拡散を行う。
リン拡散層の活性化の熱処理後、エピタキシャル層24
のSi表面が出るまで、SiO2層25のエッチングを行う。エ
ッチャントとしては、HF:H2O＝1:100等を使用すれば良
い。
次に、このウェハをRF−DC結合バイアススパッタ装置
内に入れ、100■厚のp+Si膜をウェハ上に成膜する。さ
らに、フォトレジスト加工により、図４（ｅ）に示すよ
うにパターニングを行う。このようにして形成されたp+
Si膜30はベース層となる。なおp+Si膜30の成膜条件は、
例えば次の通りとすればよい。
ターゲットとしては、Ｂ（ボロン）が１×1019〜１×
1020cm-3ドープされた多結晶Siを使用し、チャンバ内に
ウェハを導入後、ターゲット側にDCバイアス−25V、周
波数100MHzの高周波パワーを5W印加し、一方ウェハ側に
DCバイアス＋7Vを印加し、ウェハ自身にダメージを与え
ることなくウェハ表面のクリーニングを行い、ウェハ表
面上の不純物を除去する。プラズマ生成用ガスとして
は、例えばArガスを用る。Ar圧としては、例えば8mTorr
とすればよい。
上記クリーニング後、例えば、ターゲット側のDCバイ
アスを−200V、上記高周波パワーを40Wに上昇し、一
方、ウェハ側の表面電圧を５〜10Vとする。ウェハ温度
としては、300℃〜400℃領域とすればよい。
次に、ベース薄膜30をパターニングしたウェハを常圧
CVD装置内に入れ、非ドープSiO2層を成膜し、レジスト
マスクにより図４の（ｆ）の31に示す如く、逆テーパ形
状が得られるように、RIEによりパターニングを行う。
この逆テーパ形状SiO2層31を残す部分は、エミッタが形
成される箇所および、フィールド酸化膜上と、コレクタ
取り出し領域29上である。常圧CVDによるSiO2の成膜温
度は、例えば300〜400℃とすればよい。
SiO2層31のパターニングに使用したレジストをH2SO4:
H2O2＝4:1で剥離し、水洗後、ベース薄膜表面に形成さ
れた自然酸化膜をHF:H2O＝1:100のエッチャントで除去
し、再び、水洗、N2ブロー乾燥する。
次に、導電性材料の形成を行う。すなわち、RF−DC結
合バイアススパッタ装置内にウェハを導入する。ターゲ
ットを導電性材料例えばAlに変更し、図４（ｇ）に示す
如く導電性材料（Al膜）32を2000〜4000■成膜する。成
膜条件は、例えば次の通りとすればよい。Arガス3mmTor
rをチャンバ内に導入後、Alターゲット側にDCバイアス
−25V、100MHzの高周波パワーを5W印加し、一方、ウェ
ハ側にはDCバイアス＋7Vを印加し、５分放置し、ウェハ
表面のクリーニングを行う。その後ターゲット側のバイ
アスを−200V、上記高周波パワーを80Wに上昇し、ウェ
ハ側の表面電位を０〜−20Vとする。基板温度は例え
ば、室温とする。かかる成膜を行えば、ターゲットから
スパッタされた導電性材料粒子（Al粒子）は、図４
（ｇ）に示す如く、CVDSiO2膜31の側壁部には、Alはつ
かずに、ベース薄膜30、フィールド酸化膜上とCVDSiO2
膜31上のみに成膜される。このような成膜は、＜１＞ウ
ェハ表面でのマイグレーション（表面拡散）が小さくな
る成膜条件に設定するか、＜２＞上記CVDSiO2膜31が逆
テーパ形状とすることにより達成される。なお、＜１＞
マイグレーションが小さくなる成膜条件は、ウェハ温度
を低くし、また、ウェハに照射されるAl粒子のエネルギ
ーを小さくすること（具体的にはウェハに印加するDCバ
イアス電圧を小さくすればよい）により達成される。ま
た、照射されるAl粒子のエネルギのバラツキを小さくす
る上からは周波数を100MHz以上とすることが好ましい。
なお、具体的条件は、個々の場合により異なるためあら
かじめ実験等によりマイグレーションが小さくなる成膜
条件を求めておけばよい。
CVDSiO2膜31の成膜後、上記Al膜32の表面に絶縁層を
形成するため、チャンバーにウェハを真空中にて搬送
し、チャンバー内に例えばF2ガスを導入する。Al層32表
面に約1000■の絶縁層（AlF膜）33が形成される。
この絶縁層33の形成に当っては、上記F2ガスによるフ
ッ化のみならず、O2ガスにより、Al表面にAl2O3（アル
ミナ）を形成しても良い。
次に、チャンバー内にHFガスを導入すると、CVDSiO2
膜31は、このHFガスにより選択的に除去される。なお、
この時、ウェハを下向きにセットしておけば、上記CVDS
iO2膜31が除去されると、その表面上に形成されているA
l膜32およびAl膜32の表面に形成されている絶縁層33
は、重力により自動的に下落し、図４の（ｈ）に示すよ
うになる。チャンバの底面にはゲートバルブを介して、
上記Al膜32およびAl膜32の表面に形成されていた絶縁層
33からなる下落物を回収するスペースが設けておけばよ
い。上記下落物が落ちてくる時は、ゲートバルブが開の
状態になってしておき、HFガスによる処理後、ゲートバ
ルブを閉状態にし、前記回収スペースをリークし、Al膜
32およびAl膜32の表面絶縁層33からなる下落物をチャン
バ外部に出す。この操作により、チャンバ内は常にクリ
ーンな状態に保たれるようになっている。
また、フィールド酸化膜25bは、熱酸化により形成さ
れたSiO2ゆえ、HFガスをN2ガスにより、約0.1〜数vol％
まで希釈すればフィールド酸化膜25bは全くエッチング
されない。
このようなプロセスにより、チャンバー内で、言わゆ
るリフトオフによるパターニングが可能になった。
なお、HFガスエッチング処理と同時に、もしくはHFガ
スエッチング後にXeランプもしくはUVランプをウェハ表
面に照射することが好ましい。すなわち、HFガス処理を
行うと、ウェハ表面にＦが一部残ることがあり、その後
に形成されるエミッタ薄膜に欠陥をまたらすおそれがあ
るが、XeランプもしくはUVランプの照射は上記欠陥の発
生を防止し得るからである。
なお、CVDSiO2膜31がPSGの場合、HFガスによるエッチ
ングを行うとSi表面（ベース薄膜30表面）に、P2F5とい
う化合物の残さが生じる。これに対して、Cl2ガスを上
記、N2ガスで希釈したHFガスに数％混合させると、PCl3
という形によりＰの除去が可能となる。
また、上記実施例では、HF−N2−Cl2ガス系によるCVD
装置により形成されたSiO2の除去の例を示したが、UV光
照射時にClF2ガスを導入しても、以上のような選択性は
得られる。
次に、N2トンネルもしくは、真空トンネルを通してDC
結合バイアススパッタ装置にウェハを搬送する。
次に、RF−DC結合バイアススパッタのターゲットをｎ
型Siとし、ｎ型Si薄膜34を100■を成膜する。なお、成
膜間にＨプラズマによるクリーニングを行ってもよい。
ｎ型Si薄膜34中の不純物濃度は1016〜1018cm-3とすれば
よい。成膜条件は、ベース薄膜形成と同一のバイアス、
RFパワーとすればよい。
本実施例ではさらに、ターゲット材をn+型SixCyGe
z（好ましくはｘ＝0.475、ｙ＝0.475、ｚ＝0.05）と
し、広いバンドギャップを有するn+型の半導体材料を図
４（ｉ）の35に示す如く、2000■薄膜する。この成膜35
がヘテロエミッタとなる。上記x,y,zの値を所定の値に
すると、ｎ型Si薄膜34のSiとの格子定数の整合がとれ、
良好な単結晶SixCyGez薄膜が得られる。
以上のエミッタ薄膜34,35形成後、上記34および35の
エミッタ薄膜を図４（ｈ）に示す如き、パターニング
し、パターニングに使用したレジストを剥離後、再び常
圧CVD装置に入れ、層間絶縁層36を形成する。層間絶縁
層36を形成後、コンタクトホールをあけ、配線材を再び
RF−DC結合バイアススパッタでつけ、パターニングす
る。最終的には、この上にパシベーション用Si3N4膜を
プラズマCVD装置により形成する。
以上の説明からわかるように （１）ベース電極用金属形成工程からエミッタ薄膜形成
工程までウェハを大気中に出しておらず、また、ベース
表面は光照射および所定のガスによるクリーニングを行
っており、エミッタ・ベース界面には全く自然酸化膜の
みならず、その他の不純物も存在しない。
（２）第２に、エミッタ形成部分は、エミッタ形成前ま
で、SiO2によりSi表面が保護されており、ドライエッチ
ングの雰囲気にさらされることも全くないので、ダメー
ジがはいらない。
（３）また、上記プロセスでは、エミッタサイズは、ベ
ース電極用金属のエッジで決定するため、エミッタサイ
ズの微細化が可能になる。
以上の実施例では、素子分離をLOCOSにより行った
が、このような分離技術だけでなく、トレンチ型素子分
離、Ｖ溝型素子分離等さまざまな方式が使用可能なこと
は言うまでもない。
また、以上の実施例では、エミッタ側に、バンド幅の
広い材料をもってくるヘテロバイポーラについて説明し
たが、これに限定されるものでなく、逆にベース層30と
して、SixGe1-x（０＜ｘ＜１）薄膜を用いて、エミッタ
薄膜34、35としてｎ型Si薄膜、n+型Si薄膜を用いると
か、さらに、ベース層として、SiとSixGe1-x（０＜ｘ＜
１）の超格子薄膜を用いる等の構成でも可能であること
は、言うまでもない。
（実施例２） 次に、本発明の実施例２について、図５を用いて説明
する。実施例１と同一の箇所は、同一番号を記し、説明
を省略する。
本実施例２が実施例１と異なるところは、ベース電極
用埋込用導電性材料36,37が複数の導電性材料から構成
されている点、また、ベース層７と接する導電性材料36
がｐ型Si層に対してショットキーバリヤの低いものを用
いている点である。ｐ型Si層に対してショットキーバリ
ヤハイトの低い金属としてはたとえば、Mo（モリブデ
ン）、Ｗ（タングステン）等が好適である。37は、たと
えばAl等の配線用金属で良い。
本実施例２のRF−DC結合バイアススパッタ装置のター
ゲットとして、この金属ターゲットを設けておき、連続
して成膜すれば、実施例２の構造は容易に実現できる。
本実施例２の構成を用いると、ベース層とのコンタク
ト抵抗がさらに低下し、外部ベース抵抗が減少する利点
がある。金属36は、本トランジスタがpnp型の場合は、
ｎ型Siに対してショットキーバリヤハイトの低い金属あ
るはそのシリサイド、たとえばTi,Ni,TaSi2,TiSi2を使
用し得ることは言うまでもない。
（実施例３） 次に、本発明の第３の実施例について、図６を用いて
説明する。実施例２の場合と同様、実施例１と同一の箇
所は、同一番号を記し、説明は省略する。
実施例３は実施例２と同様、ベース埋込電極用導電性
材料が少なくとも、２種類のものからなる点は、同じで
あるが、ベース層と接する側の導電性材料38が半導体と
の非反応性の金属から成り立っており、一方表面側の導
電性材料39が、フッ化処理が処理や酸化処理により、ピ
ンホールのない、かつ、誘電率の小さい絶縁層が容易に
形成可能なものであることを特徴とする。上記半導体と
の非反応性の金属としては、例えばＷやTiが好ましい。
また、ガス雰囲気により、表面に良好な絶縁層を形成で
きる金属としては、例えば、Ni,Cr,Feが好適である。絶
縁層形成においては特に、金属だけでなく、酸素雰囲気
で良好な絶縁層が形成できるシリサイド等でも良い。
本トランジスタのベースは、約100と極薄であり、ベ
ース層と接する金属が半導体層内につき抜けコレクタ層
に接すると、ベースコレクタ間リーク電流が増大する。
また、ベース埋込電極表面の絶縁層に、ピンホール等が
存在するとエミッタ、ベース間リーク電流が増大する。
本実施例３の構成により上記問題は全く解決し、高信頼
性のトランジスタが実現できる。
以上、実施例２および実施例３は、埋め込まれたベー
ス電極の構造に関する実施例であるが、実施例２と実施
例３とを組み含ませた構成、たとえば、ベース層表面と
接する側の導電性材料が、ベース層半導体に対して、シ
ョットキーバリヤハイトの低いもので、表面側の導電性
材料がガス雰囲気で良好な絶縁層を形成するものである
ものも可能である。
（実施例４） 次に本発明の実施例４について図７を用いて説明す
る。
図７は、実施例４に係るバイポーラトランジスタの断
面図を示す図であるが、実施例１と同一箇所は、同一番
号を記し、説明は省略する。
本実施例４が、実施例１と異なるところは、ベース電
極用配線をエミッタに離接した位置で取り出している点
である。そのために、図７に示すように、ベース埋込電
極８上に、絶縁層14が形成されていない領域40があり、
その箇所を介してベース配線用電極41が上記埋込電極８
と接する構成となっている。本実施例４の構成では、半
導体基板表面に形成された不純物拡散層（図３における
９に相当するもの）を介さず、直接、ベース埋込電極８
と、ベース電極用電極41とが直接、コンタクトするた
め、外部ベース抵抗の低減化がさらに図ることが可能と
なり、周波数特性が向上した。
次に、本実施例４のバイポーラトランジスタの作製方
法について、図８を用いて説明する。実施例４の素子作
製工程において、実施例１の工程と、図２（ｅ）まで同
様なため、それ以降の工程のみについて説明する。ま
た、同一箇所に関しては、同一番号を記し、説明は省略
する。
図８（ｆ′）に示す如く、ベース薄膜30を形成し、パ
ターニングした後、上記ウェハを常圧CVD装置内に搬入
し、不純物をドープしたSiO2膜を成膜する。なお、不純
物としては、Ｐ（リン）、Ｂ（ボロン）あるいは両者の
混合等の利用が可能である。次に、レジストマスクによ
り図８（ｆ）に示す如く、逆テーパ形状42が得られるよ
うに、RIEによりパターニングを行う。不純物ドープし
たSiO2のパターンは、実施例１の場合と同様である。
SiO2パターニングに使用したレジストをH2SO4:H2O2＝
4:1溶液中で剥離し、水洗後、ベース薄膜表面に形成さ
れた自然酸化膜をHF:H2O＝1:100のエッチャントで除去
し、再び水洗、N2ブロー乾燥し、再びRF−DC結合バイア
ススパッタ装置内にウェハを搬入した。実施例１と同様
図８（ｇ′）に示す如く、埋込用ベース電極32を形成し
た。この成膜に際しては、バイアススパッタのウェハ側
の電圧を所望の値にすることにより、上記42の不純物ド
ープしたSiO2の側壁には、上記電極32用の金属が成膜さ
れない。たとえば、ターゲットバイアス−200V、ターゲ
ット側に印加する高周波100MHzのパワーを80W、Arガス
圧3mmTorrの時、ウェハ側電圧を−20〜0Vとすれば良
い。この条件は、これに限定されるものではなく、ウェ
ハ側に入射されるイオンのエネルギーがこの条件と同等
のものであれば良い。以上のベース電極用ウェハ埋込層
32を形成後、上記ウェハをRF−DC結合バイアススパッタ
装置から搬出し、再び、常圧CVD装置に入れ、不純物非
ドープSiO2を成膜した。
次に、図８（ｇ′）の43に示す如く、ベース配線電極
が形成される予定のベース電極用埋込層32上のみに上記
不純物非ドープSiO2を残す。上記パターニング後、絶縁
層形成処理用装置内に上記ウェハを搬入し、実施例１と
同様、ベース電極用埋込層32の表面に絶縁層44を形成す
る。この絶縁層形成において、ベース配線電極が形成さ
れるところは、前記不純物非ドープSiO243が設けてある
ため、絶縁層44は形成されない。
次に、N2ガスにより希釈したCl2ガス添加HFガスを導
入する。この希釈量は、不純物ドープしたSiO2はエッチ
し、非ドープSiO2はエッチしない選択性が得られるよう
に設定する。このエッチングガスにより、図８（ｈ′）
に示すように、不純物ドープしたSiO2のみ剥離できる。
前回実施例で説明したようにウェハは下向きにセットさ
れており、表面側の金属も同時に除去される。上記工程
後、実施例１と同様、ウェハ表面に残っているＦ等を除
去するために、光照射もしくはClガスを導入し、ウェハ
表面のクリーニングを行う。
次に、ウェハを真空トンネル中を搬送し、RF−DC結合
バイアススパッタ装置へ移動させる。移動後、図８
（ｉ′）に示す如く、ｎ型Si薄膜34を100、n+型の広い
バンドギャップ材を2000成膜した。
以上のエミッタ薄膜形成後、上記34および35をエミッ
タ薄膜を実施例１の場合と同様図８（ｈ′）に示すよう
に、パターニングし、常圧CVD装置にて、層間絶縁層36
を形成する。この層間絶縁層としては、43の非ドープSi
O2、もしくはこれと同等のRIEによるエッチング特性を
示すものとする。36を形成後、エミッタ用、ベース用、
コレクタ用コンタクトホールをRIEによりあけるわけで
あるが、埋込ベース電極上は、層間絶縁層とエッチング
特性が似ている43が設けられているため図８（ｈ′）の
45に示す形状が得られる。コンタクトホール形成後、配
線用金属を形膜し、パターニングし、パシベーション膜
を設ければ、作製できる。
本実施例４の構造は、HFガスエッチにおいて、非ドー
プSiO2とドープSiO2との選択エッチ特性を応用し作製さ
れる。
（実施例５） 次に、本発明の実施例５について、図９を用いて説明
する。
図９は、本発明を用いて作製したMOSFETの断面図であ
る。図９において、51は基板電位をとるためのp+半導体
埋込層、52はｎ型MOSFETのチャネルストップのためのp+
半導体層、53はｐウェル層、54はフィールド酸化膜、5
5,56は、それぞれ、n+半導体層からなるソース領域およ
びドレイン領域である。57,58はそれぞれ、ソース領域
およびドレイン領域上部に設けられた導電性材料（たと
えば金属もしくはそれと同程度の低抵抗材料、たとえ
ば、シリサイド等）である。59はゲート酸化膜、60は上
記導電性材料57,58の表面に形成された絶縁性化合物の
膜であり、この絶縁性化合物の膜60はゲート電極64と接
触し、ゲート電極64と導電性材料57,58とを分離してい
る。61は層間絶縁層である。この層間絶縁層は、CVD装
置で形成され、BPSG（Boron−doped phospho Silicate
Glass）、PSG（Phospho Silicate Glass）、NSG（Non−
doped Silicate Glass）等が利用可能である。62,63は
それぞれ、ソース領域およびドレイン領域55,56の配線
用電極、64はゲート電極である。
本構造のMOSFETの特徴は、 （１）ソース領域、ドレイン領域55,56の半導体層と下
地半導体53との界面と、ゲート酸化膜59と下地半導体53
との界面とが、同一平面上にあり、微細化に伴う短チャ
ネル効果を抑制できる。
（２）ソース領域、ドレイン領域の上部に、金属部（導
電性材料）57,58が設けられており、ソース、ドレイン
の寄生抵抗が激減し、微細化に伴うドレイン電流の減少
や、gmの劣化を抑制できる。
（３）ゲート電極をプロセスの終りに形成するにもかか
わらず、セルフアライン工程となっており、微細化可能
である。
（４）ゲート電極工程が、工程の最終部にあるため、ゲ
ート電極材料を選択する自由度が広がる。たとえば、金
属ゲートが可能である。
実施例５では、ｎ型チャネルMOSFETの例について示し
たが、これは、ｐ型チャネルMOSFETに対しても同様に可
能であることは言うまでもない。
次に、本発明の実施例５のMOSFETの作製方法につい
て、図10を用いて説明する。
図10（ａ）は、フィールド酸化膜54をLOCOS技術によ
り形成し、活性領域上のSiの表面を露出した後、RCA洗
浄により十分クリーニングした後、熱酸化により、50の
酸化膜65を形成した段階を示す図である。
次に、上記ウェハを常圧CVD装置内に入れ、不純物ド
ープしたSiO2を設け、レジスト67をマスクにして、RIE
により図10（ｊ）のに示す如く逆テーパ形状66にエッチ
ングする。エッチングは、下地のSi層（ｐウェル層）53
が露出するまで行う。なお、酸化膜65aの上表面はSiO2
層66により被覆されており、この面がレジスト残渣に起
因する不純物により汚染されることはない。
エッチング終了後、H2SO4:H2O2＝4:1溶液により、レ
ジストを剥離し、水洗し、ｐウェル層53の表面に形成さ
れた自然酸化膜を希フッ酸により除去し、水洗後、N2ブ
ローでウェハを乾燥させる。図10（ｃ）に示す如く、上
記ウェハを、RF−DC結合バイアススパッタ装置内に搬入
し、200のn+Si層68、1000のAl層（導電性材料層）69を
形成する。両者の成膜条件は、実施例１側の同様なので
省略する。実施例１と同様、不純物ドープされたSiO2層
66の形状が逆テーパ形状であること、また、低温化での
成膜より、Si層53およびAl層69の基板表面での表面マイ
グレーションが低いことにより、SiO2層66の側壁には成
膜されない。
次に、上記ウェハをスパッタ装置内より搬出し、ソー
スおよびドレイン部の表面に設けられたAl層69の上の一
部に、図10（ｄ）の70に示す如く、非ドープSiO2を形成
する。その後、このウェハを絶縁層形成処理用装置にい
れ、Al層69に表面上に絶縁層71を形成した。この絶縁層
71の形成にあたっては、実施例１と同様、F2ガス、もし
くはO2ガス等により行えば良い。次に、N2ガスにより希
釈したHFガスをチャンバー内に導入する。ウェハは他の
実施例と同様、下向きにセットされており、ドープSiO2
上の金属等は下落し除去される。この場合の希釈量は、
不純物ドープしたSiO2はエッチングし、非ドープSiO2は
エッチングされない選択性を有する条件に設定する。こ
のエッチガスにより、図10（ｅ）に示すように、不純物
ドープされたSiO2部分は、除去される。
次に、常圧CVD装置により、層間絶縁層61を形成し、
ソース部、ゲート部、ドレイン部にそれぞれ、コンタク
トホールを開け、図10（ｆ）に示すように、配線用電極
を形成した。
また、本実施例５では、素子分離として最も標準的な
LOCOS（Local oxidation of Silicon）技術を用いて行
っているが、ドレイン素子分離や、Ｖ溝素子分離等他の
方法を用いることも可能である。
本実施例５において、ソース、ドレイン部上部の金属
は一種類から成るものを示したが、第２、３実施例と同
様、下地金属としては、下側の半導体に対してショット
キーバリヤハイトの低いもの、また、下側の半導体と非
反応性のものにしたり、また、表面側の金属としては、
F2もしくはO2ガス処理により、ピンホールの全く生じな
い、また誘電率の低い絶縁層が形成できる材料にするこ
とも有効である。
（実施例６） 次に、本発明の実施例６について、図11を用いて説明
する。実施例５と同一箇所は、同一番号で記し、説明は
省略する。
図11において、72はしきい値が所望の値になるような
仕事関数を有する半導体、シリサイドもしくは金属であ
る。図11からわかるように、実施例６では、ゲート電極
材料を少なくとも複数の材料から構成し、ゲート酸化膜
と接する材料の仕事関数を所望のしきい値が得られるも
のに所定できる利点を有する。
（実施例７） 次に、本発明の実施例７について、図12を用いて説明
する。実施例５と同一箇所は、同一番号で記し、説明は
省略する。
図12において、73,74は、それぞれ、ソース領域およ
びドレイン領域を形成するn+半導体層55,56の直下に存
在するのp-半導体層である。
微細MOSFETにおいて、ゲート長がサブミクロン以下と
なると、ソース、ドレイン領域と、ゲート酸化膜とが同
一平面上に位置する構造でも短チャネル効果が生じ、ソ
ース・ドレイン間にパンチスルー電流が流れる問題が起
こる。
本構造は、この問題を解決すべく、ソース領域および
ドレイン領域55,56よりも、ゲート酸化膜59が基板側に
位置する。上記構造は、すでに“Shigeru Nishimatsu e
t al Japanese of Applied Phisics vol 16（1977）Sup
plement 16−1pp.179−183"に報告されている。しか
し、Nishimatsu et al構造では、ソース領域およびドレ
イン領域を形成するn+層上が多結晶Siであり、ゲート部
は、Si基板を溝形状にエッチし作製している。よって、
Nishimatsu et al構造では、ソース・ドレイン領域の寄
生抵抗が大きく、また、溝の深さは、エッチングにより
制御しなければならず、作製精度が十分に得られていな
い。それに対して、本構造は、ソース領域、ドレイン領
域55,56の直上に、導電性材料（金属等の低抵抗材料）
が設けられ、寄生抵抗が低減されているのみならず、ゲ
ート部の溝の深さは、ソース領域およびドレイン領域の
直下のp-層の厚さによりコントロールすることができ
る。この成膜は、今までの実施例で述べたように、RF−
DC結合バイアススパッタ装置等の一原子層レベルでコン
トロールできる装置により行うため、高精度で上記溝の
深さを制御できる利点を有している。
したがって、本構造により、サブミクロン以下の微細
なMOSFETが実現可能となる。
（実施例８） 次に、本発明の実施例８について、図13を用いて説明
する。本実施例８は、配線工程への応用に関するもの
で、配線のパターニングにレジスト工程を使用せずに、
真空チャンバー内で行うことができるという新技術に関
するものである。
図13は、本発明のプロセスにより作製された配線の断
面図である。81はp+埋め込み層もしくはｐ型半導体基
板、82は、素子分離用p+半導体層、83はｐウェル、84は
フィールド酸化膜、85は配線とコンタクトをとるための
半導体拡散層であり、本例ではn+半導体層からなる。86
は層間絶縁層、87は配線用金属、88は配線用金属表面に
形成された絶縁層、89はパシベーション膜で、Si3N4膜
等が好適である。
本構造と特徴は、層間絶縁層86とパシベーション膜89
との間には、配線部を除いて、配線用金属が全く残らな
いことである。残らない理由は、配線形成部以外の領域
には配線金属がつかないためである。したがって、配線
用金属を介したリーク電流は、本発明の構成では存在し
ない。
第２に、配線用金属パターニングにともなうレジスト
残りもない。これも第１の理由と同様、配線用金属成膜
後に、レジストを使用しないためである。
第３に、配線用金属表面は、チャンバー（配線用金属
成膜用）から搬出する前に、絶縁層が設けられており、
変質するおそれがなく、安定な配線である。
次に、本発明の実施例８の配線工程に関して、図14を
用いて説明する。図13と同一箇所に関しては、同一番号
を記し、説明は省略する。
図14（ａ）は、層間絶縁層86を形成後、引き続き不純
物ドープしたSiO2層90を形成した段階の素子断面図であ
る。本構成においては、層間絶縁層86とSiO2層90とをHF
ガスでエッチングを行った時、SiO2層90のみがエッチン
グされる必要があるため、層間絶縁層86は非ドープSiO2
により構成し、層間絶縁層86を成膜後、熱処理を行い、
緻密なSiO2にしておくことがより望ましい。
次に、配線の形状のレジストパターンを用いて、不純
物ドープしたSiO2層90のみをHFガス（N2ガスにより希釈
したもの）により最初にエッチングする。その時、コン
タクト部のドープしたSiO2層90の形状は、図14（b1）の
91、配線部のドープしたSiO2層90の形状は図14（b2）の
91にそれぞれ示すようになる。
上記の選択エッチングを行った後、上記配線用レジス
トパターンを剥離し、新たに、コンタクトホールの形状
のレジストパターンをパターニングする。その時のコン
タクト部および配線部の上記レジストパターンを、図14
（b1）の92に、図14（b2）の92に示す。図14（b2）から
わかるように、配線領域の方は、レジストに覆われてお
り、一方、コンタクトホール領域は、図14（b1）からわ
かるように、コンタクト部に開口部をもつ。RIEによ
り、層間絶縁層86のエッチを行い、エッチ後、H2SO4:H2
O2＝4:1溶液により、上記レジスト92を剥離する。その
後、水洗し、拡散層85表面に形成された自然酸化膜を希
フッ酸により除去し、再び水洗、N2ブローにより乾燥
し、RF−DC結合バイアススパッタ装置にいれ、前記実施
例と同様の条件にて、Al93を成膜した。成膜後、Al表面
に絶縁層94をF2もしくはO2処理により形成した（図14の
c1）およびc2））。
次に、再びHFガスエッチを行い、不純物ドープしたSi
O2層90を完全に除去すると、配線のパターニングが終了
する。
本実施例８においては、配線用金属として一種類の構
成のものについて説明したが、前の実施例と同様、半導
体拡散層と接する側の金属としては、ショットキーバリ
ヤハイトの低いもの、半導体層とは非反応性のものと
か、絶縁層が形成される側の金属としては、良好な絶縁
層が形成されるもの等、２種類以上の構成をとっても良
い。
［発明の効果］ 本発明は、バイポーラトランジスタを微細化していく
上での技術課題によりなされたものであり、より具体的
に言えば、微細化によりベース領域が、よりシャロー
化、高抵抗化されていく上で、いかにベース抵抗を減ら
すかという技術課題によりなされたものである。
本発明によれば、ベース層とのコンタクト抵抗を減ら
すと同時に、ベース電極と他の導電性物質とを縦方向に
積層でき素子の微細化が達成できる。
又、ベースのシャロー化による電極突き抜けによる、
リーク電流を防止すると同時に、微細化が達成される。
【図面の簡単な説明】
図１は、本発明の実施例１であるバイポーラトランジス
タの断面図である。 図２は、本発明の実施例１であるバイポーラトランジス
タの平面図である。 図３は、本発明の実施例１であるバイポーラトランジス
タのベース電極と配線との接続部の断面図である。 図４は、本発明の実施例１であるバイポーラトランジス
タの作製工程を示す図である。 図５は、本発明の実施例２であるバイポーラトランジス
タの断面図である。 図６は、本発明の実施例３であるバイポーラトランジス
タの断面図である。 図７は、本発明の実施例４であるバイポーラトランジス
タの断面図である。 図８は、本発明の実施例４であるバイポーラトランジス
タの作製工程を示す図である。 図９は、本発明の実施例５であるMOSFETの断面図であ
る。 図10は、本発明の実施例５であるMOSFETの作製工程を示
す図である。 図11は、本発明の実施例６であるMOSFETの断面図であ
る。 図12は、本発明の実施例７であるMOSFETの断面図であ
る。 図13は、本発明の実施例８である配線構造を示す図であ
る。 図14は、本発明の実施例８である配線構造の作製工程を
示す図である。 図15は、従来の高速バイポーラトランジスタの構造を示
す図である。 図16は、従来の高速バイポーラトランジスタの構造のエ
ミッタ部の拡大図である。 図17は、従来のMOSFETの短チャネルに伴うドレイン電流
の変化図である。 図18は、従来のMOSFETの短チャネルに伴うしきい値の変
化図である。 図19は、従来の配線工程を示す図である。 ［符号の説明］ １……基板、 ２……素子分離用拡散層、 ３……埋め込み層、 ４……エピ層、 5,54,84……フィールド酸化膜、 ７……ベース薄膜、 ８……埋込ベース電極、 14,88,60……絶縁層、 15……ｎ型半導体、 16……ワイドギャップn+型半導体、 11……エミッタ電極、 12……コレクタ電極、 13,89……パシベーション膜、 51……埋め込み層、 52……チャネルストッパ層、 53,83……ウエル層、 55……ソース層、 56……ドレイン層、 59……ゲート酸化膜、 62……ソース電極、 63……ドレイン電極、 64……ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭48−42680（ＪＰ，Ａ) 特開 昭62−79666（ＪＰ，Ａ) 特開 昭57−207374（ＪＰ，Ａ) 特開 昭60−198863（ＪＰ，Ａ)

Claims (55)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の膜の表面に、後に形成される絶縁性
    化合物に対して選択的にドライエッチングが可能な絶縁
    膜を形成する工程、 該第１の膜の表面に隣接する面上に、該絶縁膜の側部の
    少なくとも一部を露出させて導電性材料層を形成する工
    程、 該導電性材料層の表面に、該導電性材料層との表面反応
    により絶縁性化合物膜を形成する工程、 該絶縁膜をドライエッチングすることにより該第１の膜
    の表面を露出させた後、該第１の膜の表面に素子構成上
    必要な第２の膜を形成する工程、 を少なくとも有することを特徴とする素子の作製方法。
  2. 【請求項２】前記絶縁膜の形状が逆テーパ状であること
    を特徴とする請求項１記載の素子の作製方法。
  3. 【請求項３】前記導電性材料層の形成は、前記絶縁膜表
    面における前記導電性材料のマイグレーションが少ない
    条件で行うことを特徴とする請求項１記載の素子の作製
    方法。
  4. 【請求項４】前記絶縁膜は化学気相堆積法により形成さ
    れたSiO2膜であることを特徴とする請求項1,2または３
    記載の素子の作製方法。
  5. 【請求項５】ベース領域上に導電性材料が設けられ、か
    つ、ベース領域と対向する側の導電性材料表面に、前記
    導電性材料を含む絶縁性化合物が形成され、エミッタ薄
    膜が、ベース領域および前記絶縁性化合物に接して形成
    されているバイポーラトランジスタの作製方法であっ
    て、エミッタ形成予定領域に、SiO2層を設け、その後、 前記導電性材料の成膜、 前記導電性材料表面上への絶縁層の形成、 前記SiO2層の剥離、 前記エミッタ薄膜の成膜、 を大気中に出さずに装置内で一貫して行うことを特徴と
    する半導体素子の作製方法。
  6. 【請求項６】前記SiO2の形状が逆テーパ状であることを
    特徴とする請求項５記載の半導体素子の作製方法。
  7. 【請求項７】前記導電性材料の形成は、前記導電性材料
    のウェハ表面でのマイグレーションが少ない条件で行う
    ことを特徴とする請求項５記載の半導体素子の作製方
    法。
  8. 【請求項８】絶縁性化合物膜の形成を酸素ガスで行うこ
    とを特徴とする請求項５記載の半導体素子の作製方法。
  9. 【請求項９】絶縁性化合物膜の形成をフッ素ガスで行う
    ことを特徴とする請求項５記載の半導体素子の作製方
    法。
  10. 【請求項１０】前記SiO2層の剥離をN2ガスにより希釈し
    たHFガスで行うことを特徴とする請求項５記載の半導体
    素子の作製方法。
  11. 【請求項１１】前記N2ガスにより希釈したHFガスにCl2
    ガスを混合することを特徴とする請求項10記載の半導体
    素子の作製方法。
  12. 【請求項１２】前記剥離を、ウェハ表面を下向きにして
    行うことを特徴とする請求項５記載の半導体素子の作製
    方法。
  13. 【請求項１３】ベース領域上に導電性材料が設けられ、
    かつ、ベース領域と対向する側の導電性材料表面の一部
    に前記導電性材料を含む絶縁性化合物が形成され、か
    つ、前記絶縁性化合物が形成されていない領域において
    ベース用配線と接続され、エミッタ薄膜が、ベース領域
    および前記絶縁性化合物に接して形成されているバイポ
    ーラトランジスタの作製方法であって、エミッタ形成予
    定領域に不純物を添加したSiO2層を設け、その後、 前記導電性材料の成膜、 前記導電性材料上の一部に不純物不添加のSiO2層の形
    成、 前記導電性材料表面上への絶縁層の形成、 前記不純物を添加したSiO2層のみの剥離、 前記エミッタ薄膜の成膜、 を行うことを特徴とする半導体素子の作製方法。
  14. 【請求項１４】前記SiO2の形状が逆テーパ状であること
    を特徴とする請求項13記載の半導体素子の作製方法。
  15. 【請求項１５】前記導電性材料の形成は、前記導電性材
    料のウェハ表面でのマイグレーションが少ない条件で行
    うことを特徴とする請求項13記載の半導体素子の作製方
    法。
  16. 【請求項１６】絶縁性化合物膜の形成を酸素ガスで行う
    ことを特徴とする請求項13記載の半導体素子の作製方
    法。
  17. 【請求項１７】絶縁性化合物膜の形成をフッ素ガスで行
    うことを特徴とする請求項13記載の半導体素子の作製方
    法。
  18. 【請求項１８】前記SiO2層の剥離をN2ガスにより希釈し
    たHFガスで行うことを特徴とする請求項13記載の半導体
    素子の作製方法。
  19. 【請求項１９】前記N2ガスにより希釈したHFガスにCl2
    ガスを混合することを特徴とする請求項18記載の半導体
    素子の作製方法。
  20. 【請求項２０】前記剥離を、ウェハ表面を下向きにして
    行うことを特徴とする請求項13記載の半導体素子の作製
    方法。
  21. 【請求項２１】MOSFETにおいて、半導体基体もしくは任
    意の基体上に形成された半導体ウェハ層とゲート酸化膜
    との界面と、ソース領域およびドレイン領域と前記半導
    体基体もしくは前記ウェハ層との界面とが同一平面上に
    存在し、かつ、ソース領域およびドレイン領域上に導電
    性材料が設けられ、かつ、前記導電性材料とゲート電極
    とは、前記導電性材料表面に設けられた前記導電性材料
    を含む絶縁性化合物とにより分離されて、前記導電性材
    料表面に、前記絶縁性化合物が設けられていない領域を
    通して、ソースおよびドレイン配線電極に接続されてい
    るMOSFETからなる半導体素子の作製方法であって、ソー
    スおよびドレイン形成予定領域のみ、不純物を添加した
    SiO2層が除去されたパターンを設け、その後、 前記ソース、およびドレイン半導体の成膜、 前記導電性材料の成膜、 前記導電性材料上の一部に不純物非添加SiO2層の形成、 前記導電性材料表面上への絶縁層の形成、 前記不純物を添加したSiO2層のみの剥離、 層間絶縁層、コンタクトホールの形成およびソース、ゲ
    ート、ドレイン電極の形成、 を行うことを特徴とする半導体素子の作製方法。
  22. 【請求項２２】前不純物を添加したSiO2の形状が逆テー
    パ状であることを特徴とする請求項21記載の半導体素子
    の作製方法。
  23. 【請求項２３】前記導電性材料の形成は、前記導電性材
    料のウェハ表面でのマイグレーションが少ない条件で行
    うことを特徴とする請求項21記載の半導体素子の作製方
    法。
  24. 【請求項２４】絶縁層形成を酸素ガスで行うことを特徴
    とする請求項21記載の半導体素子の作製方法。
  25. 【請求項２５】絶縁層形成をフッ素ガスで行うことを特
    徴とする請求項21記載の半導体素子の作製方法。
  26. 【請求項２６】前記不純物を添加したSiO2層のみの剥離
    をN2ガスにより希釈したHFガスで行うことを特徴とする
    請求項21記載の半導体素子の作製方法。
  27. 【請求項２７】上記ガスにCl2ガスを混合することを特
    徴とする請求項26記載の半導体素子の作製方法。
  28. 【請求項２８】前記剥離をウェハを下向きにして行うこ
    とを特徴とする請求項21記載の半導体素子の作製方法。
  29. 【請求項２９】配線材の表面上部に、該配線材を構成す
    る導電性材料を含む絶縁性化合物膜が形成されている半
    導体素子の作製方法であって、 層間絶縁層上に不純物ドープしたSiO2膜の成膜、 配線のレジストパターンの形成、 前記レジストパターンによる前記不純物ドープしたSiO2
    のエッチング、 コンタクトホールのレジストパターン形成、 ドライエッチによる前記層間絶縁層のエッチング、 前記配線材を構成する導電性材料の成膜、 前記配線材の表面への絶縁性化合物膜の形成、 前記不純物ドープしたSiO2層の剥離、 を行うことを特徴とする半導体素子の作製方法。
  30. 【請求項３０】前記不純物ドープしたSiO2の形状が逆テ
    ーパ状であることを特徴とする請求項29記載の半導体素
    子の作製方法。
  31. 【請求項３１】前記導電性材料の形成は、前記導電性材
    料のウェハ表面でのマイグレーションが少ない条件で行
    うことを特徴とする請求項29記載の半導体素子の作製方
    法。
  32. 【請求項３２】絶縁層形成を酸素ガスで行うことを特徴
    とする請求項29記載の半導体素子の作製方法。
  33. 【請求項３３】絶縁層形成をフッ素ガスで行うことを特
    徴とする請求項29記載の半導体素子の作製方法。
  34. 【請求項３４】前記不純物ドープしたSiO2層のみの剥離
    をN2ガスにより希釈したHFガスで行うことを特徴とする
    請求項29記載の半導体素子の作製方法。
  35. 【請求項３５】前記N2ガスにより希釈したHFガスにCl2
    ガスを混合することを特徴とする請求項34記載の半導体
    素子の作製方法。
  36. 【請求項３６】前記剥離をウェハを下向きにして行うこ
    とを特徴とする請求項35記載の半導体素子の作製方法。
  37. 【請求項３７】エミッタ領域とベース領域とコレクタ領
    域とを有するバイポーラトランジスタにおいて、該ベー
    ス領域の一部の上には該ベース領域と接して金属又はシ
    リサイドからなるベース電極が設けられ、該ベース電極
    の表面が該ベース電極とガスとの表面反応により形成さ
    れた絶縁性化合物の膜で覆われており、該エミッタ領域
    が該絶縁性化合物の膜から露出したベース領域表面上に
    該絶縁性化合物の膜と接触して設けられた薄膜で構成さ
    れることによりエミッタ・ベース接合は平坦であり、該
    エミッタ領域及び該絶縁性化合物の膜上に設けられた層
    間絶縁膜のコンタクトホールを通じて該エミッタ領域に
    接続された配線が設けられていることを特徴とするバイ
    ポーラトランジスタ。
  38. 【請求項３８】該ベース電極はアルミニウムであり、該
    絶縁性化合物の膜はフッ化アルミニウムである請求項37
    に記載のバイポーラトランジスタ。
  39. 【請求項３９】該ベース電極はアルミニウムであり、該
    絶縁性化合物の膜は酸化アルミニウムである請求項37に
    記載のバイポーラトランジスタ。
  40. 【請求項４０】該ベース電極は、該ベース領域に接する
    第１の導電材料の層と、該第１の導電材料の層上に積層
    された第２の導電材料の層からなる請求項37に記載のバ
    イポーラトランジスタ。
  41. 【請求項４１】該第１の導電材料の層は、Mo、Ｗ、Ti、
    Ni、TaSi、TiSiから選択された材料であり、該第２の導
    電材料の層はAl、Ni、Cr、Feから選択された材料である
    請求項40に記載のバイポーラトランジスタ。
  42. 【請求項４２】該絶縁性化合物の膜に設けられたコンタ
    クトホールを介してベース配線用電極が設けられている
    請求項37に記載のバイポーラトランジスタ。
  43. 【請求項４３】エミッタ領域とベース領域とコレタタ領
    域とを有するバイポーラトランジスタの製造方法におい
    て、基板の該コレクタ領域上に該ベース領域を形成し、
    該ベース領域表面の一部に無機材料のマスクを形成し、
    該マスクにより覆われていない該ベース領域の上に該ベ
    ース領域と接して金属又はシリサイドからなるベース電
    極を形成し、該ベース電極の表面とガスとの表面反応に
    より絶縁性化合物の膜を形成し、該絶縁性の膜を形成し
    た後に該マスクを選択的に除去し、該絶縁性化合物の膜
    から露出した該ベース領域表面に該絶縁性化合物の膜と
    接触して該エミッタ領域を形成することを特徴とするバ
    イポーラトランジスタの作製方法。
  44. 【請求項４４】該ベース電極はアルミニウムであり、該
    絶縁性化合物の膜は酸化アルミニウム又はフッ化アルミ
    ニウムである請求項43記載のバイポーラトランジスタの
    作製方法。
  45. 【請求項４５】該ベース電極を、該ベース領域に接する
    第１の導電材料の層と、該第１の導電材料の層上に積層
    された第２の導電材料の層と、で形成する請求項43に記
    載のバイポーラトランジスタの作製方法。
  46. 【請求項４６】該第１の導電材料の層を、Mo、Ｗ、Ti、
    Ni、TaSi、TiSiから選択された材料で形成し、該第２の
    導電材料の層を、Al、Ni、Cr、Feから選択された材料で
    形成する請求項45に記載のバイポーラトランジスタの作
    製方法。
  47. 【請求項４７】該絶縁性化合物の膜に設けられたコンタ
    クトホールを介してベース配線用電極が設けられている
    請求項43に記載のバイポーラトランジスタの作製方法。
  48. 【請求項４８】該マスクは酸化シリコンである請求項43
    に記載のバイポーラトランジスタの作製方法。
  49. 【請求項４９】チャンネル領域とソース及びドレイン領
    域とゲート電極とゲート絶縁膜とを有するMOSFETにおい
    て、該ソース及びドレイン領域上には該ソース及びドレ
    イン領域に接して金属又はシリサイドからなる導電材料
    の層が設けられ、該導電材料の層の表面が該導電性材料
    とガスとの表面反応により形成された膜であって該ゲー
    ト絶縁膜とは異なる材料からなる絶縁性化合物の膜で覆
    われており、該絶縁性化合物は、該ゲート電極と接触し
    該導電材料と該ゲート電極とを分離していることを特徴
    とするMOSFET。
  50. 【請求項５０】前記導電材料の層はアルミニウムであ
    り、前記絶縁性化合物の膜はフッ化アルミニウム又は酸
    化アルミニウムである請求項49に記載のMOSFET。
  51. 【請求項５１】該絶縁性化合物の膜に設けられたコンタ
    クトホールを介して配線用電極が設けられている請求項
    49に記載のMOSFET。
  52. 【請求項５２】チャンネル領域となる半導体基板の表面
    上であって且つ該ソース及びドレイン領域の下に、該チ
    ャンネルと同じ導電型の半導体層が設けられている請求
    項49に記載のMOSFET。
  53. 【請求項５３】チャンネル領域とソース及びドレイン領
    域とゲート電極とゲート絶縁膜とを有するMOSFETの製造
    方法において、半導体表面の該チャネル領域となる一部
    分の上に無機材料のマスクを形成し、該マスクで覆われ
    ていない該半導体表面上に該ソース及びドレイン領域と
    接触する金属又はシリサイドからなるソース及びドレイ
    ン電極を形成し、該ソース及びドレイン電極の表面をガ
    スと反応させて該ゲート絶縁膜とは異なる絶縁性化合物
    の膜を形成し、該絶縁性化合物の膜の形成後に該マスク
    を除去し、該マスクが除去された部分に該ゲート電極を
    形成することを特徴とするMOSFETの作製方法。
  54. 【請求項５４】前記ソース及びドレイン電極をアルミニ
    ウムで、前記絶縁性化合物の膜をフッ化アルミニウム又
    は酸化アルミニウムで形成する請求項53に記載のMOSFET
    の作製方法。
  55. 【請求項５５】該マスクは酸化シリコンである請求項53
    に記載のMOSFETの作製方法。
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