JP2003209186A - 半導体装置 - Google Patents

半導体装置

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JP2003209186A JP2002006217A JP2002006217A JP2003209186A JP 2003209186 A JP2003209186 A JP 2003209186A JP 2002006217 A JP2002006217 A JP 2002006217A JP 2002006217 A JP2002006217 A JP 2002006217A JP 2003209186 A JP2003209186 A JP 2003209186A
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wiring electrode
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和彦 大川
Takayuki Saiki
隆行 齊木
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Abstract

(57)【要約】 （修正有） 【課題】 トランジスタ本来の性能を損なわず、静電破
壊が起こり難い出力回路を有する半導体装置を提供す
る。 【解決手段】 この半導体装置は、半導体基板１と、半
導体基板上に形成された素子分離領域２と、素子分離領
域を囲むように半導体基板内に形成された第１の不純物
拡散領域６と、半導体基板内に形成された第２の不純物
拡散領域７と、素子分離領域の両側において第１の不純
物拡散領域に電気的に接続された第１の配線電極８及び
第２の配線電極１２と、外部に信号を出力するための出
力端子と、第１の配線電極及び第２の配線電極を出力端
子に電気的に接続する配線と、第１及び第２の配線電極
に対応して第２の不純物拡散領域に電気的に接続された
第３の配線電極９及び第４の配線電極１１，１３とを具
備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に半導体装
置に関し、特に、静電気保護用の対策が施された出力回
路を有する半導体装置に関する。
【０００２】
【従来の技術】半導体装置において、入力端子や出力端
子に静電気による高電圧が印加されると、内部回路が破
壊されることがある。このような静電破壊は、特に、Ｃ
ＭＯＳタイプの半導体装置において問題となる。図６及
び図７を参照しながら、従来の半導体装置について説明
する。
【０００３】図６は、従来の半導体装置の平面図であ
り、図７は、従来の半導体装置のＢ−Ｂ’における断面
図である。これらの図面においては、層間絶縁膜及び配
線層を省略している。Ｐ-型の半導体基板２０上に、ゲ
ート絶縁膜２３を介して、ゲート電極２４が形成されて
おり、ゲート電極２４の側壁には、サイドウォール２５
が形成されている。ゲート電極２４の両側の半導体基板
２０内には、Ｎ+型のドレイン領域２６と、Ｎ+型のソー
ス領域２７とが形成されている。Ｎ+型のドレイン領域
２６の上には、サリサイド層２８が形成されており、サ
リサイド層２８は、配線電極３２及びそれに接続された
配線を介して出力端子に接続される。Ｎ+型のソース領
域２７の上には、サリサイド層２９が形成されており、
サリサイド層２９は、配線電極３１又は３３を介して低
電位側の電源電位ＶSSを供給する配線に接続される。
【０００４】この半導体装置においては、出力端子に接
続されている素子を保護するために、配線電極３２とゲ
ート電極２４との間の距離を大きくして、ゲート電極の
近傍において生じるホットスポット（発熱点）から発生
する熱が配線電極３２に伝搬しないように工夫がなされ
ている。また、ゲート電極２４の近傍には、サリサイド
層の禁止領域３０が設けられている。
【０００５】しかしながら、近年における半導体装置の
微細化に伴って、不純物拡散層が浅く形成される傾向に
ある。その結果、ドレイン又はコレクタにおいて電流集
中が生じ易くなり、半導体装置の静電気耐圧が低下して
しまうという問題があった。
【０００６】ところで、日本国特許出願公開（特開）平
９−３０６９９８号公報には、静電破壊防止回路を有す
るＭＯＳトランジスタ構造体が開示されている。このＭ
ＯＳトランジスタ構造体においては、ドレイン拡散領域
全体に渡って均一に分布している多数の分離島によっ
て、ドレイン領域の拡散抵抗を上昇させている。しかし
ながら、単にドレイン領域の拡散抵抗を上昇させたので
は、静電破壊に対して強くなったとしても、ＭＯＳトラ
ンジスタ本来の性能を損なうことになる。
【０００７】
【発明が解決しようとする課題】そこで、上記の点に鑑
み、本発明は、トランジスタ本来の性能を損なわず、静
電破壊が起こり難い出力回路を有する半導体装置を提供
することを目的とする。
【０００８】
【課題を解決するための手段】以上の課題を解決するた
め、本発明の第１の観点に係る半導体装置は、半導体基
板と、半導体基板上に形成された素子分離領域と、素子
分離領域を囲むように半導体基板内に形成された第１の
不純物拡散領域と、半導体基板内に形成された第２の不
純物拡散領域と、素子分離領域の両側において第１の不
純物拡散領域に電気的に接続された第１の配線電極及び
第２の配線電極と、外部に信号を出力するための出力端
子と、第１の配線電極及び第２の配線電極を出力端子に
電気的に接続する配線と、第１及び第２の配線電極に対
応して第２の不純物拡散領域に電気的に接続された第３
の配線電極及び第４の配線電極とを具備する。
【０００９】本発明の第１の観点に係る半導体装置は、
第１の不純物拡散領域と第２の不純物拡散領域との間の
半導体基板上に絶縁膜を介して形成されたゲート電極を
さらに具備するようにしても良い。
【００１０】また、本発明の第２の観点に係る半導体装
置は、半導体層が形成された絶縁基板と、半導体層上に
形成された素子分離領域と、素子分離領域を囲むように
半導体層内に形成された第１の不純物拡散領域と、半導
体層内に形成された第２の不純物拡散領域と、素子分離
領域の両側において第１の不純物拡散領域に電気的に接
続された第１の配線電極及び第２の配線電極と、外部に
信号を出力するための出力端子と、第１の配線電極及び
第２の配線電極を出力端子に電気的に接続する配線と、
第１及び第２の配線電極に対応して第２の不純物拡散領
域に電気的に接続された第３の配線電極及び第４の配線
電極とを具備する。
【００１１】本発明の第２の観点に係る半導体装置は、
第１の不純物拡散領域と第２の不純物拡散領域との間の
半導体層上に絶縁膜を介して形成されたゲート電極をさ
らに具備するようにしても良い。
【００１２】以上において、半導体装置が、第１の不純
物拡散領域上に形成されたサリサイド層をさらに具備
し、第１及び第２の配線電極が、サリサイド層を介して
第１の不純物拡散領域に接続されるようにしても良い。
また、第３及び第４の配線電極が、高電位側の電源電位
又は低電位側の電源電位を供給するための配線に電気的
に接続されるようにしても良い。
【００１３】上記のように構成された本発明によれば、
第１の不純物拡散領域にホットスポットが生じても電流
の集中を回避することができるので、トランジスタ本来
の性能を損なわず、静電破壊が起こり難い出力回路を有
する半導体装置を提供することができる。また、第１の
不純物拡散領域上にサリサイド層を形成することによ
り、ドレイン又はコレクタのシート抵抗値を下げること
ができる。その際、ドレイン又はコレクタに、サリサイ
ド層の禁止領域を設ける必要もない。抵抗等、静電気保
護回路以外の要素においてサリサイド層をブロックする
プロセスを有する場合には、拡散領域端のサリサイドブ
ロックを使用することにより、さらに大きな効果を奏す
ることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳しく説明する。なお、同一の
要素には同一の番号を付して、説明を省略する。図１
は、本発明の第１の実施形態に係る半導体装置の平面図
であり、図２は、本発明の第１の実施形態に係る半導体
装置のＡ−Ａ’における断面図である。これらの図面に
おいては、層間絶縁膜及び配線層を省略している。図３
は、本実施形態に係る半導体装置に内蔵されている回路
の一部を示す回路図である。
【００１５】図３に示すように、本実施形態に係る半導
体装置は、内部回路３１と、出力回路３２と、出力端子
ＯＵＴとを含んでいる。出力回路３２は、内部回路３１
から信号が供給されるゲートをそれぞれ有するＰチャネ
ルＭＯＳトランジスタＱＰ１及びＱＰ２と、Ｎチャネル
ＭＯＳトランジスタＱＮ１及びＱＮ２とを含んでいる。
トランジスタＱＰ１及びＱＰ２のソースは高電位側の電
源電位ＶDDに接続され、ドレインは出力端子ＯＵＴに接
続されている。一方、トランジスタＱＮ１及びＱＮ２の
ソースは低電位側の電源電位ＶSS（本実施形態において
は接地電位とする）に接続され、ドレインは出力端子Ｏ
ＵＴに接続されている。
【００１６】図１及び図２においては、図３に示すトラ
ンジスタＱＮ１及びＱＮ２の構造が詳しく示されてい
る。Ｐ-型のシリコン等の半導体基板１上に、シリコン
酸化膜等によって素子分離領域２が形成されている。ま
た、半導体基板１上には、ゲート絶縁膜３を介して、ポ
リシリコン等のゲート電極４が形成されており、ゲート
電極４の側壁には、シリコン酸化膜等のサイドウォール
５が形成されている。
【００１７】ゲート電極４の両側の半導体基板１内に
は、Ｎ+型のドレイン領域６と、Ｎ+型のソース領域７と
が形成されている。本実施形態においては、不純物拡散
領域上にサリサイド層を形成することにより、通常は６
０〜１００Ω／□であるドレイン及びソースのシート抵
抗値を、１０Ω／□程度にまで下げている。Ｎ+型のド
レイン領域６の上には、サリサイド層８が形成されてお
り、サリサイド層８は、配線電極１２及びそれに接続さ
れた配線を介して出力端子ＯＵＴ（図３参照）に接続さ
れる。Ｎ+型のソース領域７の上には、サリサイド層９
が形成されており、サリサイド層９は、配線電極１１又
は１３を介して低電位側の電源電位ＶSSを供給する配線
に接続される。
【００１８】本実施形態においては、図１及び図２に示
すように、Ｎ+型のドレイン領域６及びサリサイド層８
が、素子分離領域２を囲むように形成されている。その
結果、従来であれば不純物拡散層が形成された領域の中
に、不純物拡散層もサリサイド層４も形成されない領域
が存在することになる。素子分離領域２においては電流
が流れ難いので、ドレイン領域６内にホットスポットが
生じても、電流の集中を回避することができる。また、
従来設けられていたサリサイド層の禁止領域を設ける必
要がなくなる。
【００１９】この様子を、図４を参照しながら説明す
る。図４の（ａ）は、素子分離領域が設けられていない
場合における電流の流れを示す図であり、図４の（ｂ）
は、素子分離領域が設けられている場合における電流の
流れを示す図である。図４の（ａ）及び（ｂ）におい
て、２つのトランジスタのゲート電極４によって隔てら
れた３つの不純物拡散領域及びサリサイド層に、一方の
トランジスタのソース電極１１ａ〜１１ｄ、両方のトラ
ンジスタのドレイン電極１２ａ〜１２ｄ、他方のトラン
ジスタのソース電極１３ａ〜１３ｄがそれぞれ電気的に
接続されている。
【００２０】これらの不純物拡散領域及びサリサイド層
においては、ドレイン電極１２ａから供給される電流が
ソース電極１１ａ及び１３ａに向けて流れ、ドレイン電
極１２ｂから供給される電流がソース電極１１ｂ及び１
３ｂに向けて流れ、ドレイン電極１２ｃから供給される
電流がソース電極１１ｃ及び１３ｃに向けて流れ、ドレ
イン電極１２ｄから供給される電流がソース電極１１ｄ
及び１３ｄに向けて流れることが望ましい。
【００２１】しかしながら、ゲート電極４の近傍のドレ
インにホットスポット２０が一旦生じると、温度の上昇
によりシリコン等の半導体の比抵抗が低下し、図４の
（ａ）に示すように、ホットスポット２０に電流が集中
するようになる。これに対し、図４の（ｂ）に示すよう
に、ドレインに素子分離領域２を設けると、ホットスポ
ット２０に近いドレイン電極１２ｃに隣接するドレイン
電極１２ｂ及び１２ｄからホットスポット２０に流れ込
む電流を素子分離領域２がブロックするため、ホットス
ポット２０に電流が集中することを回避できる。これに
より、出力端子に接続された素子を保護することができ
る。
【００２２】次に、本発明の第２の実施形態について説
明する。本実施形態においては、ＳＯＩ（silicon on i
nsulator）基板を用いている点が第１の実施形態と異な
り、それ以外は第１の実施形態と同様である。図５は、
本発明の第２の実施形態に係る半導体装置のＡ−Ａ’に
おける断面図であり、平面図は図１に示すものと同様で
ある。図５においても、層間絶縁膜及び配線層を省略し
ている。
【００２３】この半導体装置は、サファイアや石英等の
絶縁基板１０上に、単結晶シリコン層を成長させて形成
される。図５に示すように、絶縁基板１０上に、シリコ
ン酸化膜等によって素子分離領域２が形成されている。
また、Ｐ-型の単結晶シリコン層１５上には、ゲート絶
縁膜３を介して、ポリシリコン等のゲート電極４が形成
されており、ゲート電極４の側壁には、シリコン酸化膜
等のサイドウォール５が形成されている。
【００２４】ゲート電極４の両側の単結晶シリコン層内
には、Ｎ+型のドレイン領域１６と、Ｎ+型のソース領域
１７とが形成されている。本実施形態においても、不純
物拡散領域上にサリサイド層を形成することにより、ド
レイン及びソースのシート抵抗値を下げている。Ｎ+型
のドレイン領域１６の上には、サリサイド層８が形成さ
れており、サリサイド層８は、配線電極１２及びそれに
接続された配線を介して出力端子ＯＵＴ（図３参照）に
接続される。Ｎ+型のソース領域１７の上には、サリサ
イド層９が形成されており、サリサイド層９は、配線電
極１１又は１３を介して低電位側の電源電位ＶSSを供給
する配線に接続される。
【００２５】このようにＳＯＩ基板を用いた構成とする
ことにより、ＭＯＳトランジスタの寄生容量を低減で
き、高周波特性も良好となる。しかしながら、静電気に
よる大電流が半導体装置の表層部のみを流れることによ
り、静電破壊のおそれが高くなる。本実施形態によれ
ば、ＳＯＩ基板を用いた半導体装置に対しても、ホット
スポットへの電流集中を有効に回避し、出力端子に接続
された素子を保護することができる。
【００２６】上記の実施形態においては、低電位側の電
源電位ＶSSを接地するＰ型基板に対応した回路例につい
て説明したが、本発明は、高電位側の電源電位ＶDDを接
地するＮ型基板に対応した回路に適用することも可能で
あり、その場合においても、上記と同様の効果が得られ
る。また、本発明は、ＣＭＯＳトランジスタの構造のみ
ならず、バイポーラトランジスタの構造に適用すること
も可能である。
【００２７】
【発明の効果】以上述べた様に、本発明によれば、ドレ
イン又はコレクタにホットスポットが生じても電流の集
中を回避することができるので、トランジスタ本来の性
能を損なわず、静電破壊が起こり難い出力回路を有する
半導体装置を提供することができる。また、第１の不純
物拡散領域上にサリサイド層を形成することにより、ド
レイン又はコレクタのシート抵抗値の値を下げることが
できる。その際、ドレイン又はコレクタに、サリサイド
層の禁止領域を設ける必要もない。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体装置の
平面図である。
【図２】 本発明の第１の実施形態に係る半導体装置の
Ａ−Ａ’における断面図である。
【図３】 本発明の第１の実施形態に係る半導体装置に
内蔵されている回路の一部を示す回路図である。
【図４】 （ａ）は、素子分離領域が設けられていない
場合における電流の流れを示す図であり、（ｂ）は、素
子分離領域が設けられている場合における電流の流れを
示す図である。
【図５】 本発明の第２の実施形態に係る半導体装置の
Ａ−Ａ’における断面図である。
【図６】 従来の半導体装置の平面図である。
【図７】 従来の半導体装置のＢ−Ｂ’における断面図
である。
【符号の説明】
１ 半導体基板 ２ 素子分離領域 ３ ゲート絶縁膜 ４ ゲート電極 ５ サイドウォール ６ ドレイン領域 ７ ソース領域 ８、９ サリサイド層 １０ 絶縁基板 １１〜１３ 配線電極 １１ａ〜１１ｄ、１３ａ〜１３ｄ ソース電極 １２ａ〜１２ｄ ドレイン電極 １５ 単結晶シリコン層 １６ ドレイン領域 １７ ソース領域 ３１ 内部回路 ３２ 出力回路 ＯＵＴ 出力端子 ＱＰ１、ＱＰ２、ＱＮ１、ＱＮ２ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 Ｈ０１Ｌ 27/04 Ｈ 27/092 29/78 ３０１Ｋ 29/78 ６２３Ａ 29/786 ６１３Ａ ３０１Ｘ Ｆターム(参考） 5F032 AA10 AA12 AA32 BA01 BA05 CA17 CA18 CA20 5F038 BH07 BH13 EZ06 EZ11 EZ20 5F048 AA02 AA04 AA05 AB04 AB07 AC03 AC04 BA01 BA16 BB05 BC03 BF06 BF16 BG07 BG11 DA25 5F110 AA22 BB04 CC01 DD05 EE09 HK05 HM20 NN62 5F140 AA33 AA34 AA38 AB03 AC36 BA01 BF01 BF04 BF53 BG08 BG12 BH02 BH30 BH41 BJ01 BJ08 BJ11 BJ25 BJ27 BJ28 CB01

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上に形成された素子分離領域と、 前記素子分離領域を囲むように前記半導体基板内に形成
    された第１の不純物拡散領域と、 前記半導体基板内に形成された第２の不純物拡散領域
    と、 前記素子分離領域の両側において前記第１の不純物拡散
    領域に電気的に接続された第１の配線電極及び第２の配
    線電極と、 外部に信号を出力するための出力端子と、 前記第１の配線電極及び第２の配線電極を前記出力端子
    に電気的に接続する配線と、 前記第１及び第２の配線電極に対応して前記第２の不純
    物拡散領域に電気的に接続された第３の配線電極及び第
    ４の配線電極と、を具備する半導体装置。
  2. 【請求項２】 前記第１の不純物拡散領域と前記第２の
    不純物拡散領域との間の前記半導体基板上に絶縁膜を介
    して形成されたゲート電極をさらに具備する請求項１記
    載の半導体装置。
  3. 【請求項３】 半導体層が形成された絶縁基板と、 前記半導体層上に形成された素子分離領域と、 前記素子分離領域を囲むように前記半導体層内に形成さ
    れた第１の不純物拡散領域と、 前記半導体層内に形成された第２の不純物拡散領域と、 前記素子分離領域の両側において前記第１の不純物拡散
    領域に電気的に接続された第１の配線電極及び第２の配
    線電極と、 外部に信号を出力するための出力端子と、 前記第１の配線電極及び第２の配線電極を前記出力端子
    に電気的に接続する配線と、 前記第１及び第２の配線電極に対応して前記第２の不純
    物拡散領域に電気的に接続された第３の配線電極及び第
    ４の配線電極と、を具備する半導体装置。
  4. 【請求項４】 前記第１の不純物拡散領域と前記第２の
    不純物拡散領域との間の前記半導体層上に絶縁膜を介し
    て形成されたゲート電極をさらに具備する請求項３記載
    の半導体装置。
  5. 【請求項５】 前記半導体装置が、前記第１の不純物拡
    散領域上に形成されたサリサイド層をさらに具備し、 前記第１及び第２の配線電極が、前記サリサイド層を介
    して前記第１の不純物拡散領域に接続されていることを
    特徴とする請求項１〜４のいずれか１項記載の半導体装
    置。
  6. 【請求項６】 前記第３及び第４の配線電極が、高電位
    側の電源電位又は低電位側の電源電位を供給するための
    配線に電気的に接続されていることを特徴とする請求項
    １〜５のいずれか１項記載の半導体装置。
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