JP2005244077A - 半導体装置 - Google Patents

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Abstract

【課題】 基板ノイズを遮蔽する効果が大きく専用の基準電位配線を必要としないガードリングを備えた半導体装置を提供する。
【解決手段】 Ｐ型シリコン基板１上における回路領域３の周囲の領域に絶縁膜８を設け、絶縁膜８上に、回路領域３を囲むように枠状の電極９を設ける。また、Ｐ型シリコン基板１の表面における電極９の直下域は、不純物を導入しないノンドープ領域とする。そして、電極９に正極の電源電位ＶＧを印加する。これにより、Ｐ型シリコン基板１の表面における電極９の直下域に空乏層１０が形成される。この結果、基板ノイズが遮蔽される。
【選択図】 図２

Description

本発明は、ガードリングを備えた半導体装置に関する。
従来より、半導体基板の表面に形成された回路領域の周囲に、ガードリングを設ける技術が知られている。図４はガードリングを備えた従来の半導体装置を示す断面図である。図４に示すように、この半導体装置においては、Ｐ型シリコン基板１０１の表面に回路領域１０２及び１０３が形成されている。回路領域１０２はノイズの発生源となる回路が形成された領域であり、例えばデジタル回路が形成された領域である。また、回路領域１０３はノイズの影響を受けやすい回路が形成された領域であり、例えばアナログ回路が形成された領域である。回路領域１０２にはｐ＋拡散領域１０２ａが設けられており、回路領域１０３にはＰ＋拡散領域１０３ａが設けられている。なお、図４においては、回路領域１０２におけるｐ＋拡散領域１０２ａ以外の構成要素及び回路領域１０３におけるｐ＋拡散領域１０３ａ以外の構成要素は図示が省略されている。
そして、回路領域１０３の周囲には、回路領域１０３を囲むように、ｐ＋拡散領域１０４が形成されている。ｐ＋拡散領域１０４は接地電位配線に接続され、接地電位が印加されるようになっている。また、Ｐ型シリコン基板１０１の表面におけるｐ＋拡散領域１０２ａ、１０３ａ及び１０４以外の領域には、ＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）領域１０５が形成されており、このＳＴＩ領域１０５の下方にはＰウエル１０６が形成されている。
このような従来の半導体装置においては、回路領域１０２の回路が作動することにより電気的なノイズが発生すると、このノイズが基板ノイズ１０７となって、Ｐ型シリコン基板１０１及びＰウエル１０６内を伝播する。このとき、仮にｐ＋拡散領域１０４が設けられていないと、この基板ノイズ１０７が回路領域１０３に進入し、回路領域１０３における回路の動作に悪影響を与えてしまう。しかしながら、回路領域１０２と回路領域１０３との間にｐ＋拡散領域１０４が形成されており、このｐ＋拡散領域１０４に接地電位が印加されているため、基板ノイズ１０７の一部はｐ＋拡散領域１０４を介して接地電位配線に吸収され、回路領域１０３の回路の動作に悪影響を与えることをある程度防止できる。
例えば、特許文献１（特開２０００−４９２８６号公報）には、半導体基板の表面にｎ型拡散層からなるガードリングを設け、このｎ型拡散層の内部にｐ型拡散層を設け、ｎ型拡散層に正極電源端子を接続し、ｐ型拡散層に負極電源端子を接続する技術が開示されている。特許文献１には、これにより、ｎ型拡散層とｐ型拡散層とが逆バイアスされてバイパス用コンデンサが形成され、電源ノイズが回路の動作に影響を与えることを防止できると記載されている。
しかしながら、上述の図４に示す技術には、以下に示すような問題点がある。ガードリングを構成するｐ＋拡散領域１０４に接続された接地電位配線と、被害回路である回路領域１０３に接続された接地電位配線（図示せず）とが共通化されていると、回路領域１０２から出力されｐ＋拡散領域１０４を介して接地電位配線に吸収された基板ノイズが、回路領域１０３の回路に印加される接地電位を変動させてしまい、この回路の動作に悪影響を与えてしまう。
また、ｐ＋拡散領域１０４に接続された接地電位配線と、ノイズ源回路が形成された回路領域１０２に接続された接地電位配線（図示せず）とが共通化されていると、回路領域１０２から出力されたノイズが接地電位配線を介してｐ＋拡散領域１０４に伝達され、ｐ＋拡散領域１０４から基板ノイズとして回路領域１０３に流入してしまう。このように、上述の従来の技術においては、基板ノイズを遮蔽する効果が不十分である。また、特許文献１に記載された技術においても、ガードリングが電源端子に接続されているため、同様な問題が発生する。
これに対して、例えば特許文献２（特開２００２−１６２２７号公報）には、ガードリングを、ボンディングパッドを介して外部電源に接続し、この外部電源によりガードリングに基準電位を印加する技術が開示されている。この技術によれば、ガードリングの電位を被害回路及びノイズ源回路の双方から独立して設定できるため、上述のような問題は発生しない。
特開２０００−４９２８６号公報 特開２００２−１６２２７号公報
しかしながら、上述の従来の技術には、以下に示すような問題点がある。特許文献２に記載の半導体装置においては、ガードリングを外部電源に接続するために、専用のボンディングパッド及びボンディングワイヤを設けなくてはならず、半導体装置の製造コストが増加する。なお、ガードリングを、ピンを介して外部電源に接続することも考えられるが、この場合も半導体装置に設けるピンの数が増加するため、コストが増加する。また、ガードリングに接続された接地電位配線を、ガードリングの周辺の回路に接続された接地電位配線から独立させようとすると、半導体装置内における配線の引き回しが複雑になり、レイアウトが制約されてしまう。更に、ガードリングに接地電位を印加する技術においては、ガードリングと接地電位配線との間にインピーダンスが寄生してしまい、基板ノイズを吸収する効果が低減するという問題点があるが、特許文献２に記載の技術においては、ガードリングをボンディングパッド及びボンディングワイヤを介して外部電源に接続しているため、ガードリングに付加されるインピーダンスが極めて大きくなってしまう。
本発明はかかる問題点に鑑みてなされたものであって、基板ノイズを遮蔽する効果が大きく専用の基準電位配線を必要としないガードリングを備えた半導体装置を提供することを目的とする。
本発明に係る半導体装置は、半導体基板と、この半導体基板の表面に形成された複数の回路領域と、前記半導体基板上における前記複数の回路領域間の領域に設けられた絶縁膜と、この絶縁膜上に設けられた電極と、を有し、前記電極には前記半導体基板の表面におけるこの電極の直下域に空乏層を形成して前記回路領域間に流れる電流を阻止するような電位が印加されることを特徴とする。
本発明においては、電極に電位を印加して、この電極の直下域に空乏層を形成することにより、半導体基板の表面における回路領域間の領域が絶縁され、回路領域間を基板ノイズが伝播することを防止できる。また、電極は半導体基板から空乏層及び絶縁膜により絶縁されているため、基板ノイズが電極に流入することがなく、また、電極に印加されたノイズが半導体基板に流入することがない。このため、電極に電位を印加するための基準電位配線として、専用の配線を設ける必要がない。
また、前記半導体基板の表面における前記電極の直下域は、不純物が注入されていないノンドープ領域であることが好ましい。これにより、空乏層を深く形成することが容易になる。
更に、前記回路領域に電界効果トランジスタが形成されており、前記絶縁膜が前記電界効果トランジスタのゲート絶縁膜と同時に形成されたものであり、前記電極が前記電界効果トランジスタのゲート電極と同時に形成されたものであることが好ましい。これにより、電界効果トランジスタと同時に絶縁膜及び電極を形成することができ、特別な工程を設ける必要がないため、半導体装置の製造コストが増大することがない。
更にまた、前記電極が１つの前記回路領域を囲むように形成されていることが好ましい。これにより、この回路領域に基板ノイズが流入することをより確実に防止できる。
本発明によれば、半導体基板上における回路領域間の領域に電極を設け、半導体基板の表面における回路領域間の領域に空乏層を形成することにより、基板ノイズが回路領域間を伝播することを防止できる。また、電極は半導体基板から絶縁されているため、この電極専用の基準電位配線を設けなくても、基板ノイズが電極に流入することがなく、電源ノイズが半導体基板に流入することがなく、基板ノイズを十分に遮蔽することができる。
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係る半導体装置を示す平面図であり、図２は図１に示すＡ−Ａ’線による断面図である。図１及び図２に示すように、本実施形態に係る半導体装置においては、Ｐ型シリコン基板１が設けられており、このＰ型シリコン基板１の表面に回路領域２及び３が形成されている。回路領域２はノイズの発生源となるノイズ源回路が形成された領域であり、例えばデジタル回路が形成された領域である。回路領域３はノイズの影響を受けやすい被害回路が形成された領域であり、例えばアナログ回路が形成された領域であり、例えばＰＬＬ回路（Phase-Locked Loop回路：位相同期ループ回路）が形成された領域である。
回路領域２にはｐ＋拡散領域２ａが設けられており、回路領域３にはＰ＋拡散領域３ａが設けられている。ｐ＋拡散領域２ａ及び３ａはコンタクト（図示せず）により上層の配線（図示せず）に接続されている。なお、図２においては、回路領域２におけるｐ＋拡散領域２ａ以外の構成要素及び回路領域３におけるｐ＋拡散領域３ａ以外の構成要素は図示が省略されている。また、図１及び図２には回路領域２及び３しか示されていないが、本実施形態の半導体装置には回路領域２及び３以外の回路領域が設けられていてもよい。
そして、Ｐ型シリコン基板１の表面に垂直な方向から見て、Ｐ型シリコン基板１上における回路領域３の周囲の領域には、回路領域３を囲むように、絶縁膜８が設けられている。また、絶縁膜８上には、回路領域３を囲むように、矩形の枠状の電極９が設けられている。なお、図１及び図２においては、絶縁膜８は電極９の直下にのみ配置されているが、絶縁膜８は少なくとも電極９の直下域に設けられていればよく、他の領域にも設けられていてもよい。これにより、絶縁膜８及び電極９は、少なくとも、ノイズ源回路が形成された回路領域２と被害回路が形成された回路領域３との間の領域に設けられている。
また、回路領域２及び３には夫々ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ、図示せず）が形成されており、絶縁膜８は、このＭＯＳＦＥＴのゲート絶縁膜と同時に形成されたものであり、例えばシリコン酸化物により形成されている。また、電極９は前記ＭＯＳＦＥＴのゲート電極と同時に形成されたものであり、例えばポリシリコンにより形成されている。
そして、電極９は電源電位配線（図示せず）を介して直流電源（図示せず）に接続されており、正極の電源電位ＶＧが印加されるようになっている。電極９に接続された電源電位配線は、回路領域２又は回路領域３に接続された電源電位配線と共通化されていてもよい。また、Ｐ型シリコン基板１の表面におけるｐ＋拡散領域２ａ及び３ａを含む各拡散領域並びに電極９の直下域を除く領域の一部には、ＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）領域５が形成されている。更に、このＳＴＩ領域５の下方にはＰウエル６が形成されている。そして、Ｐ型シリコン基板１の表面における電極９の直下域は、不純物が注入されていないノンドープ領域となっている。即ち、この電極９の直下域には、Ｐウエル６は形成されていない。
次に、上述の如く構成された本実施形態に係る半導体装置の動作について説明する。図１及び図２に示すように、電源電位配線（図示せず）を介して、電極９に電源電位ＶＧを印加する。これにより、Ｐ型シリコン基板１の表面における電極９の直下域において、正孔の濃度が低減し、空乏層１０が形成される。Ｐ型シリコン基板１における電極９の直下域の抵抗率は、空乏層１０が形成されていないときにはＰ型シリコン基板１の本来の抵抗率と等しく、例えば１０Ω・ｃｍである。そして、空乏層１０が形成されると、この直下域の抵抗率は、Ｐ型シリコン基板１の本来の抵抗率の（１／１０）乃至（１／１００）程度となり、空乏層１０はほぼ絶縁領域となる。これにより、回路領域２と回路領域３との間には、空乏層１０により容量が形成される。なお、Ｐ型シリコン基板１の抵抗率が１０Ω・ｃｍであるとき、空乏層１０の深さは例えば１μｍ程度である。
この状態で回路領域２のノイズ源回路が作動することにより電気的なノイズが発生すると、このノイズが基板ノイズ７となって、Ｐ型シリコン基板１及びＰウエル６内を伝播する。このとき、基板ノイズ７の一部は、被害回路が形成された回路領域３に向かって伝播する。ところが、回路領域３の周囲には空乏層１０が形成されているため、基板ノイズ７はこの空乏層１０で遮蔽され、回路領域３には流入しない。特に、Ｐ型シリコン基板１の表面、例えばＰウエル６及びその周辺を伝播する基板ノイズ７は効果的に遮蔽される。このとき、回路領域２と回路領域３との間には、空乏層１０によって容量が形成されているため、基板ノイズ７の低周波成分を特に効果的に遮蔽することができる。また、電極９の幅を大きくして、空乏層１０の幅を大きくすれば、空乏層１０によって形成される容量値が低減するため、基板ノイズ７のうちより高い周波数の成分も遮蔽できるようになる。
また、電極９は、Ｐ型シリコン基板１から、空乏層１０及び絶縁層８によって絶縁されているため、Ｐ型シリコン基板１及びＰウエル６を伝播してきた基板ノイズ７は、電極９に流入することがない。このため、電極９に接続された電源電位配線が回路領域３の被害回路に接続された電源電位配線と共通化されていても、基板ノイズ７が共通化された電源電位配線を介して被害回路の電源電位を変動させることがない。また、電極９に接続された電源電位配線が、回路領域２のノイズ源回路に接続された電源電位配線と共通化されていても、この共通化された電源電位配線を介して回路領域２から電極９に伝播された電源ノイズは、空乏層１０の深さを僅かに変動させるだけであり、Ｐ型シリコン基板１には流入しにくい。このため、回路領域２から出力されたノイズが電源電位配線及び電極９を介してＰ型シリコン基板１に伝播することがなく、回路領域３に流入することがない。
なお、本実施形態のようにＰ型半導体基板に空乏層１０を形成しなくても、回路領域３と回路領域３との間の領域に絶縁膜を埋め込んで基板ノイズを遮蔽する方法も考えられる。しかし、この場合は、ＳＴＩ領域５よりも深い絶縁膜を特別に形成する工程が必要となり、半導体装置の製造コストが増大してしまう。
このように、本実施形態によれば、Ｐ型シリコン基板１の表面における回路領域３の周囲の領域に空乏層１０が形成されるため、回路領域２のノイズ源回路から出力された基板ノイズ７が、空乏層１０により遮蔽され、回路領域３の被害回路に流入することを防止できる。特に、Ｐ型シリコン基板１の表面を伝播する基板ノイズを効果的に遮蔽できる。また、Ｐ型半導体基板１の表面における電極９の直下域にはＰウエルを形成せずにノンドープ領域としているため、空乏層１０を深く形成することができる。これにより、基板ノイズ７に対する遮蔽効果がより一層向上している。更に、Ｐ型シリコン基板１と電極９とは空乏層１０及び絶縁膜８により相互に絶縁されているため、電極９に接続する電源電位配線をノイズ源回路又は被害回路に接続される電源電位配線と共通化することができ、電極９専用の電源電位配線を設ける必要がない。このため、半導体装置のレイアウトの制約が小さい。
更にまた、絶縁膜８は回路領域２及び３に形成されるＭＯＳＦＥＴのゲート絶縁膜と同時に形成することができ、電極９はこのＭＯＳＦＥＴのゲート電極と同時に形成することができるため、絶縁膜８及び電極９を形成するために特別な工程を設ける必要がなく、通常のプロセスで製造できる。このため、半導体装置の製造コストが増大することがない。
次に、本発明の第２の実施形態について説明する。図３は本実施形態に係る半導体装置を示す平面図である。前述の第１の実施形態においては、図１に示すように、Ｐ型シリコン基板１の表面に垂直な方向から見て、電極９は回路領域３を囲む枠状に設けられている。これに対して、本第２実施形態においては、図３に示すように、Ｐ型シリコン基板１の表面に垂直な方向から見て、電極９はコ字形状に設けられており、回路領域３から見て回路領域２の反対側が開口されている。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
なお、前述の各実施形態においては、電極９に正極の電源電位が印加される例を示したが、本発明はこれに限定されず、電極９に印加する電位は、電極９の直下域に空乏層を形成するような電位であればよい。例えば、半導体基板としてＮ型の基板を使用する場合は、負極の電位を印加すればよい。また、前述の各実施形態においては、電極９は被害回路が形成された回路領域３を囲むように形成されている例を示したが、電極９はノイズ源回路が形成された回路領域２を囲むように形成されていてもよい。更に、前述の各実施形態においては、Ｐ型シリコン基板１の表面に垂直な方向から見て、電極９が枠状又はコ字形状である例を示したが、本発明はこれに限定されず、例えば、電極９は回路領域２と回路領域３との間に横たわる帯状の形状であってもよい。更にまた、Ｐ型シリコン基板１の替わりにＳＯＩ（Silicon On Insulator）基板を使用してもよい。この場合、空乏層をＳＯＩ基板中の絶縁膜に到達するように形成すれば、基板ノイズの遮蔽効果が特に大きい。
本発明は、ガードリングを備えた半導体装置において好適に利用できる。
本発明の第１の実施形態に係る半導体装置を示す平面図である。 図１に示すＡ−Ａ’線による断面図である。 本発明の第２の実施形態に係る半導体装置を示す平面図である。 従来の半導体装置を示す断面図である。
符号の説明
１、１０１；Ｐ型シリコン基板
２、３、１０２、１０３；回路領域
２ａ、３ａ、１０２ａ、１０３ａ、１０４；ｐ＋拡散領域
５、１０５；ＳＴＩ領域
６、１０６；Ｐウエル
７、１０７；基板ノイズ
８；絶縁膜
９；電極
１０；空乏層

Claims (6)

  1. 半導体基板と、この半導体基板の表面に形成された複数の回路領域と、前記半導体基板上における前記複数の回路領域間の領域に設けられた絶縁膜と、この絶縁膜上に設けられた電極と、を有し、前記電極には前記半導体基板の表面におけるこの電極の直下域に空乏層を形成して前記回路領域間に流れる電流を阻止するような電位が印加されることを特徴とする半導体装置。
  2. 前記半導体基板の表面における前記電極の直下域は、不純物が注入されていないノンドープ領域であることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板がＰ型の半導体基板であり、前記電位が正極の電源電位であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記半導体基板がＮ型の半導体基板であり、前記電位が負極の電源電位であることを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記回路領域に電界効果トランジスタが形成されており、前記絶縁膜が前記電界効果トランジスタのゲート絶縁膜と同時に形成されたものであり、前記電極が前記電界効果トランジスタのゲート電極と同時に形成されたものであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記電極及び前記絶縁膜が１つの前記回路領域を囲むように形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
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