JP2004140235A

JP2004140235A - 半導体装置

Info

Publication number: JP2004140235A
Application number: JP2002304631A
Authority: JP
Inventors: Yusuke Kawaguchi; 川　口　雄　介; Tomoko Sueshiro; 末　代　知　子; Kazutoshi Nakamura; 中　村　和　敏; Akio Nakagawa; 中　川　明　夫
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-10-18
Filing date: 2002-10-18
Publication date: 2004-05-13

Abstract

【課題】ＳＯＩ基板を用いた誘電体分離型半導体装置において、接合分離型装置と比較して高い電圧を印加した場合にも破壊しない半導体装置を提供する。
【解決手段】ｎ型コレクタ層２４と離間した位置に、ｐ型ベース層２１に接続した状態でｐ型ベース層２１より不純物濃度の低いｐ⁻型不純物領域３１を形成する。これにより、ｎ型活性層１２とｐ型ベース層２１との境界付近であってｎ型コレクタ層２４と対向した高電界領域における電界の集中が緩和され、従来より高い電圧の印加が可能となる。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に係わり、特にＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を用いた装置として好適なものに関する。
【０００２】
【従来技術】
近年、コンピュータや通信機器等の電子機器には、複数のトランジスタや抵抗等により電気回路を構成し、１チップ上に集積化して形成した集積回路（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ、以下ＩＣという）等の半導体装置が多用されている。
【０００３】
このような装置のうち、高耐圧の素子を含むものは、一般にパワーＩＣと呼ばれている。そして、駆動回路と制御回路とが一体化されたものは、モータ駆動装置等の各種用途に用いられている。
【０００４】
これまで、エピタキシャル基板を用いて形成した接合分離型装置が知られていた。図８に、従来のエピタキシャル基板を用いた接合分離型装置に含まれるｎｐｎ型トランジスタの断面構成を示す。ｎ又はｐ型半導体基板４０上に、ｎ^＋型埋め込み層４１、ｎ型エピタキシャル活性層４２が形成され、活性層４２の表面部分にベース層としてｐ型ウエル５１が形成されている。このウエル５１の表面部分に、エミッタ層としてｎ^＋型不純物領域５２、ベース層としてｐ^＋型不純物領域５３が形成されている。
【０００５】
さらに、ウエル５１と離間した位置に、活性層４２の表面から埋め込み層４１に至るまでｎ^＋型不純物領域５４が形成され、この不純物領域５４の表面部分にコレクタ層としてｎ^＋型不純物領域５５が形成されている。
【０００６】
活性層４２の表面上には層間絶縁膜５６が形成され、その表面上には図示されていない配線層が形成されている。層間絶縁膜５６において不純物領域５２、５３、５５上が露出するようにコンタクトホールが開口され、エミッタ電極５７、ベース電極５８、コレクタ電極５９が形成されている。
【０００７】
しかし、このような装置には、個々の素子が有する寄生容量が無視できず、また高耐圧化するためには素子分離領域の面積を大きくとる必要がある等の問題があった。
【０００８】
このような問題を解決するものとして、ＳＯＩ基板を用いた装置がある。ＳＯＩ基板を用いた装置は誘電体分離型であるため、個々の素子の寄生容量が小さい点で優れている。さらに、素子分離をトレンチ溝を用いて行うことができるので、高耐圧化しても素子分離領域の面積を大きくとる必要がない。
図９に、従来のＳＯＩ基板を用いた誘電体分離型装置に含まれるｎｐｎ型トランジスタを示す。ｎ又はｐ型半導体基板１０上に埋め込み酸化膜層１１が形成され、その上にｎ型活性層１２が形成されている。
【０００９】
この活性層１２は、隣接する素子領域との間を、シリコン酸化膜１３、多結晶シリコン膜１４及びシリコン酸化膜１５で分離されている。
【００１０】
この活性層１２の表面部分に、ベース層としてｐ型ウエル２１が形成されている。このウエル２１の表面部分に、エミッタ層としてｎ^＋型不純物領域２２、ベース層としてｐ^＋型不純物領域２３が形成されている。
【００１１】
さらに、半導体層４１の表面部分においてウエル２１と離間した位置に、コレクタ層としてｎ^＋型不純物領域２４が形成されている。
【００１２】
活性層１２の表面上に層間絶縁膜２５が形成され、その表面上に図示されていない配線層が形成されている。層間絶縁膜２５において不純物領域２２、２３、２４上が露出するようにコンタクトホールが開口され、エミッタ電極２６、ベース電極２７、コレクタ電極２８が形成されている。
【００１３】
【発明が解決しようとする課題】
しかし、図９に示された構造を有する従来の誘電体分離型装置には、ベース電極２７をオープンした状態でエミッタ電極２６とコレクタ電極２８間に電圧を印加したとき、このｎｐｎ型トランジスタは図８に示された接合分離型装置のｎｐｎ型トランジスタと比較してより低い印加電圧でブレークダウンするという問題があった。
【００１４】
以下に、従来の誘電体分離型装置におけるｎｐｎ型トランジスタが、接合分離型装置よりも低い印加電圧でブレークダウンすることの原理を説明する。
【００１５】
図１０及び図１１において、ベース電極５８、２７をオープンにした状態でエミッタ電極５７、２６とコレクタ電極５９、２８との間に電圧を印加した場合に、電界が最も高くなるのはそれぞれ図示されたＡ１１、Ａ１２の部分である。
【００１６】
この部分Ａ１１、Ａ１２において、インパクトイオン化によってエレクトロンｅ⁻とホールｈ⁻とが発生し、エレクトロンｅ⁻はコレクタ側（不純物領域５５、２４）に流れる。
【００１７】
ベース電極５８、２７がオープンであるため、ホールｈ⁻はベース電極５８、２７へ流れ込むことができず、ベース層（不純物領域５１、２１）内に蓄積する。そして、エミッタ−ベース間の電位差がビルトイン電圧を超えると、エミッタ側（不純物領域５２、２２）から電子が注入される。
【００１８】
このとき、接合分離型装置におけるｎｐｎ型トランジスタでは、図１０に示されたように、エミッタ側から注入された電子が、ｎ^＋型埋め込み層４１を経由してコレクタ側（不純物領域５５）へ流れる。しかし、従来の誘電体分離型装置におけるｎｐｎ型トランジスタでは、図１１に示されたようにエミッタ側から注入された電子が高電界領域Ａ１２を経由してコレクタ側（不純物領域２４）へ流れる。
【００１９】
このため、インパクトイオン化に正の帰還がかかってしまい、素子がブレークダウンすることとなる。ここで、上述した従来の装置を開示するものとして、例えば以下のような文献がある。
【００２０】
【特許文献１】
特願平２００１−２４３２０５号（図９及び図１０）
本発明は上記事情に鑑み、ＳＯＩ基板を用いた誘電体分離型装置において、従来の装置と比較して高い印加電圧を用いた場合にも破壊を防止することが可能な半導体装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の半導体装置は、
第１又は第２導電型半導体基板と、
前記半導体基板上に形成された埋込酸化膜と、
前記埋込酸化膜上に形成された第１導電型活性層と、
前記活性層の表面部分において選択的に形成された第２導電型ベース層と、
前記活性層の表面部分において前記ベース層と離間した領域に形成された第１導電型コレクタ層と、
前記ベース層の表面部分において選択的に形成された第１導電型エミッタ層と、
前記活性層の表面部分における前記ベース層と前記コレクタ層とに挟まれた領域において前記ベース層に接続されるように形成され、前記ベース層より不純物濃度が低い第２導電型不純物領域と、
を備えることを特徴とする。
【００２２】
あるいは本発明の半導体装置は、
第１又は第２導電型半導体基板と、
前記半導体基板上に形成された埋込酸化膜と、
前記埋込酸化膜上に形成された第１導電型活性層と、
前記活性層の表面部分において選択的に形成された第２導電型ベース層と、
前記活性層の表面部分において前記ベース層と離間した領域に形成された第１導電型コレクタ層と、
前記ベース層の表面部分において選択的に形成された第１導電型エミッタ層と、
前記ベース層の表面に接続されるように形成されたベース電極と、
を備え、
前記ベース電極は、絶縁膜を介して前記ベース層の上部位置から前記コレクタ層の上部位置へ向かって延在する部分を含むことを特徴とする。
【００２３】
ここで、前記活性層の表面部分における前記ベース層と前記コレクタ層とに挟まれた領域において前記ベース層に接続されるように形成され、前記ベース層より不純物濃度が低い第２導電型不純物領域をさらに備えてもよい。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２５】
（１）第１の実施の形態
図１に、本実施の形態によるＳＯＩ基板を用いた誘電体分離型装置に含まれるｎｐｎ型トランジスタの構成を示す。
【００２６】
ｎ又はｐ型半導体基板１０上に埋め込み酸化膜１１が形成され、埋め込み酸化膜１１上にｎ^＋型活性層１２が形成されている。ｎ^＋型活性層１２の表面部分においてｐ型ベース層２１が形成され、ｎ型活性層１２の表面部分におけるｐ型ベース層２１と離間した領域にｎ^＋型コレクタ層２４が形成されている。ｐ^＋型ベース層２３の表面部分において、選択的にｎ^＋型エミッタ層２２が形成され、ｐ型ベース層２１の表面部分であってエミッタ層２２と離間した領域にｐ型ベース層２１より不純物濃度の高いｐ^＋型ベース層２３が形成されている。
【００２７】
さらに本実施の形態では、ｎ^＋型活性層１２の表面部分において、ｎ^＋型コレクタ層２４と離間した位置に、ｐ型ベース層２１に接続してｐ型ベース層２１より不純物濃度の低いｐ⁻型不純物領域３１が形成されている点に特徴がある。
【００２８】
このｐ⁻型不純物領域３１が存在することにより、Ａ１の部分における電界集中が緩和される。この結果、図９に示された従来の誘電体分離型装置におけるｎｐｎ型トランジスタより高い電圧を印加することが可能となる。
【００２９】
本実施の形態における部分Ａ１周辺の等電位線１０１を図２に示し、図９及び図１１に示された従来の誘電体分離型装置における部分Ａ１２周辺の等電位線２０１を図３に示す。従来の装置では、部分Ａ１２周辺における等電位線１０１の曲率が小さく、電界が集中していた。これにより、アバランシェ降伏が発生し耐圧の低下を招いていた。
【００３０】
これに対し本実施の形態によれば、ｐ⁻型不純物領域３１の存在によって部分Ａ１周辺の等電位線１０１の曲率が大きくなり、電界集中が緩和される。この結果、従来の装置と比較し高い電圧を印加した場合にも素子のブレークダウンを防止することが可能である。
【００３１】
（２）第２の実施の形態
本発明の第２の実施の形態は、図４に示される構成を備えている。図１に示された上記第１の実施の形態と比較し、ｐ⁻型不純物領域３１が形成されておらず、その替わりにベース電極２７にベース電極延在部２７ａが接続された状態で設けられている点で相違する。このベース電極延在部２７ａは、層間絶縁膜２５を介してベース電極２７の上部位置からコレクタ電極２８の上部位置に向かって延在するように設けられている。このベース電極延在部２７ａの存在により、部分Ａ２における電界集中が緩和される。これにより、図９に示された従来の誘電体分離型装置におけるｎｐｎ型トランジスタより高い電圧の印加が可能となる。
【００３２】
図５に、本実施の形態における部分Ａ２周辺の等電位線１０２を示す。ベース電極延在部２７ａの存在により、部分Ａ２周辺がベース電極２７と略等電位になる。ここで、ベース電極２７がオープンであっても、実際には接地電位にあると考えられる。部分Ａ２周辺の等電位線１０１の曲率が大きくなることで、この部分Ａ２における電界の集中が緩和され、従来の装置と比較し高い電圧を印加した場合であっても素子のブレークダウンを防止することができる。
【００３３】
（３）第３の実施の形態
本発明の第３の実施の形態について、その構成を示す図６を用いて説明する。
本実施の形態は、図１に示された上記第１の実施の形態におけるｐ⁻型不純物領域３１と、図４に示された上記第２の実施の形態におけるベース電極延在部２７ａとを併せて備えている。これにより、上記第１あるいは第２の実施の形態以上に、部分Ａ３における電界集中がより大きく緩和される。
【００３４】
図７に、本実施の形態における部分Ａ３周辺の等電位線１０３を示す。ｐ⁻型不純物領域３１及びベース電極延在部２７ａが共に存在することにより、上記第１の実施の形態における等電位線１０１、上記第２の実施の形態における等電位線１０２より、本実施の形態の等電位線１０３の曲率が大きくなり、部分Ａ３における電界の集中が緩和される。この結果、従来の装置より高い電圧を印加した場合でも素子のブレークダウンを防止することができる。
【００３５】
上述した実施の形態はいずれも一例であり、本発明を限定するものではない。
本発明の技術的範囲内において、必要に応じて様々に変形することが可能である。
【００３６】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、活性層の表面部分におけるベース層とコレクタ層との間にベース層に接続されるように形成され、ベース層より不純物濃度が低い不純物領域を備えることにより、あるいはベース電極が絶縁膜を介してベース層の上部位置からコレクタ層の上部位置へ向かって延在する部分を含むことにより、ベース層からコレクタ層に向かう位置に存在する高電界領域の電界が緩和され、エミッタとコレクタとの間に高い電圧を印加することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置を説明するＳＯＩ基板上のｎｐｎ型トランジスタの断面図。
【図２】同半導体装置において所定の領域における電界集中が緩和されることを示す拡大図。
【図３】従来の半導体装置において所定の領域で電界が集中することを示す拡大図。
【図４】本発明の第２の実施の形態による半導体装置を説明するＳＯＩ基板上のｎｐｎ型トランジスタの断面図。
【図５】同半導体装置において所定の領域における電界集中が緩和されることを示す拡大図。
【図６】本発明の第３の実施の形態による半導体装置を説明するＳＯＩ基板上のｎｐｎ型トランジスタの断面図。
【図７】同半導体装置において所定の領域における電界集中が緩和されることを示す拡大図。
【図８】従来の接合分離型半導体装置に含まれるｎｐｎ型トランジスタの構成を示した断面図。
【図９】従来の誘電体分離型半導体装置に含まれるｎｐｎ型トランジスタの構成を示した断面図。
【図１０】従来の接合分離型半導体装置に含まれるｎｐｎ型トランジスタのエミッタ−コレクタ間に電圧を印加した場合に流れる電流の経路を示す断面図。
【図１１】従来の誘電体分離型半導体装置に含まれるｎｐｎ型トランジスタのエミッタ−コレクタ間に電圧を印加した場合に流れる電流の経路を示す断面図。
【符号の説明】
１０　半導体基板
１１　埋め込み酸化膜
１２　活性層
１３、１５　シリコン酸化膜
１４　多結晶シリコン膜
２１　不純物領域（ベース層）
２２　不純物領域（エミッタ層）
２３　不純物領域（ベース層）
２４　不純物領域（コレクタ層）
２５　層間絶縁膜
２６　エミッタ電極
２７、２７ａ　ベース電極
２８　コレクタ電極
３１　ｐ⁻型不純物領域
１０１、１０２、１０３　等電位線

Claims

第１又は第２導電型半導体基板と、
前記半導体基板上に形成された埋込酸化膜と、
前記埋込酸化膜上に形成された第１導電型活性層と、
前記活性層の表面部分において選択的に形成された第２導電型ベース層と、
前記活性層の表面部分において前記ベース層と離間した領域に形成された第１導電型コレクタ層と、
前記ベース層の表面部分において選択的に形成された第１導電型エミッタ層と、
前記活性層の表面部分における前記ベース層と前記コレクタ層とに挟まれた領域において前記ベース層に接続されるように形成され、前記ベース層より不純物濃度が低い第２導電型不純物領域と、
を備えることを特徴とする半導体装置。
第１又は第２導電型半導体基板と、
前記半導体基板上に形成された埋込酸化膜と、
前記埋込酸化膜上に形成された第１導電型活性層と、
前記活性層の表面部分において選択的に形成された第２導電型ベース層と、
前記活性層の表面部分において前記ベース層と離間した領域に形成された第１導電型コレクタ層と、
前記ベース層の表面部分において選択的に形成された第１導電型エミッタ層と、
前記ベース層の表面に接続されるように形成されたベース電極と、
を備え、
前記ベース電極は、絶縁膜を介して前記ベース層の上部位置から前記コレクタ層の上部位置へ向かって延在する部分を含むことを特徴とする半導体装置。
前記活性層の表面部分における前記ベース層と前記コレクタ層とに挟まれた領域において前記ベース層に接続されるように形成され、前記ベース層より不純物濃度が低い第２導電型不純物領域をさらに備えることを特徴とする請求項２記載の半導体装置。