JP2014192197A - 半導体装置 - Google Patents
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Abstract
【課題】基板電位によらず、電界緩和が可能な半導体装置を提供する。
【解決手段】バイポーラトランジスタのコレクタ領域12を空乏化するため、コレクタ領域12と異なる導電型の埋め込み領域10と、この埋め込み領域10とコレクタ領域12を挟んで対向するように形成した低濃度の拡散領域14とをベース領域に共通接続する。
【選択図】図５
【解決手段】バイポーラトランジスタのコレクタ領域12を空乏化するため、コレクタ領域12と異なる導電型の埋め込み領域10と、この埋め込み領域10とコレクタ領域12を挟んで対向するように形成した低濃度の拡散領域14とをベース領域に共通接続する。
【選択図】図５
Description
本発明は、高耐圧の半導体装置に関し、特に基板電位によらず、電界緩和層を形成することができるバイポーラトランジスタの構造に関する。
横型二重拡散ＭＯＳＦＥＴ（Laterally Double Diffused Metal Oxide Semiconductor Field Effect Transistor）を高耐圧化、低オン抵抗化のため、いわゆるリサーフ（RESURF：Reduced Surface Field）構造が知られている。例えば特許文献１（図７）に示す構造が知られている。
ところで、従来知られているリサーフ構造をバイポーラ型のトランジスタ構造に適用すると、図７のようになる。図７において、１はシリコン支持基板、２は埋め込み絶縁膜、３はｎ型エピタキシャル層からなるコレクタ領域、４は高濃度ｎ型拡散領域からなるエミッタ領域、５はｐ型拡散領域からなるベース領域、６はフィールドプレート、７はエミッタ電極、８はベース電極、９はコレクタ電極である。
このような構造において、シリコン支持基板１に所定の電位を印加しておくことで、シリコン支持基板１側からコレクタ領域３に空乏層が広がり、電界を緩和させることが可能となる。
ところで、高耐圧のバイポーラトランジスタを用いて回路を構成する場合、コンプリメンタリのバイポーラトランジスタが必要となる。その際、図７に示す構造では、シリコン支持基板１に印加される電位は一義的に決まるため、図７に示すｎｐｎ型トランジスタと導電型が逆の構造となるｐｎｐ型トランジスタを同一基板上に形成する際には、リサーフ構造を形成することができないという問題があった。そこで本発明は、基板電位によらず、電界緩和が可能な半導体装置を提供することを目的とする。
上記目的を達成するため、本願請求項１記載の半導体装置は、半導体基板上に積層された一導電型の半導体層からなるコレクタ領域と、該コレクタ領域表面に形成された逆導電型の半導体層からなるベース領域と、該ベース領域表面に形成された一導電型の半導体層からなるエミッタ領域と、前記半導体基板表面に形成された前記エミッタ領域に接続するエミッタ電極と、前記ベース領域に接続するベース電極と、前記コレクタ領域に接続するコレクタ電極とを備えた半導体装置であって、前記半導体基板と前記コレクタ領域との間に形成された逆導電型の半導体層からなる埋め込み領域と、前記エミッタ領域と前記コレクタ領域との間の前記コレクタ領域表面に形成された逆導電型の半導体領域と、前記埋め込み領域と前記半導体領域とを前記ベース電極に接続する接続領域とを備えたことを特徴とする。
本願請求項２に記載の半導体装置は、請求項１記載の半導体装置において、導電型の異なる少なくとも２つの前記半導体装置が、同一基板上に形成されていることを特徴とする。
本願請求項３に記載の半導体装置は、請求項１又は２いずれか記載の半導体装置において、前記半導体装置は、前記ベース電極にベース電圧が印加されたとき、前記埋め込み領域と前記半導体領域から、該埋め込み領域と半導体領域との間の前記コレクタ領域が空乏化していることを特徴とする。
本発明の半導体装置は、基板電位によらず、電界緩和を行うことができるため、コンプリメンタリの半導体装置のいずれにもリサーフ構造を形成することができ、半導体装置の高耐圧化を図ることができる。
本発明に係る半導体装置は、バイポーラトランジスタのコレクタ領域を空乏化するため、コレクタ領域と異なる導電型の埋め込み領域と、この埋め込み領域とコレクタ領域を挟んで対向するように形成した低濃度の拡散領域（半導体領域に相当）とをベース領域に共通接続する構造とする。以下、本発明の実施例について、ｐｎｐ型トランジスタとｎｐｎ型トランジスタを同時に形成する場合について説明する。
まず、ｐ型のシリコン支持基板１表面に、例えば熱酸化法により膜厚２μｍ程度の埋め込み絶縁膜２を形成し、その後、シリコン支持基板１にｎ型基板を貼り合わせた基板を用意する。ｎ型基板にｎ型埋め込み層を形成するため、ｐｎｐ型トランジスタ形成領域にｎ型不純物をイオン注入する。同様に、ｎｐｎ型トランジスタ形成領域にｐ型不純物をイオン注入する。注入した不純物イオンを熱拡散させ、ｎ型埋め込み層１０（ｎ）およびｐ型埋め込み層１０（ｐ）を形成する（図１）。
ｎ型埋め込み層１０（ｎ）およびｐ型埋め込み層１０（ｐ）上に、例えば比抵抗１Ωｃｍ、厚さ５μｍのｎ型エピタキシャル層を成長させる。ｎ型エピタキシャル層表面に、熱酸化法により厚さ５０ｎｍの熱酸化膜１１を形成した後、ｐｎｐ型トランジスタ形成領域にｐ型ウエル１２（ｐ）を形成する（図２）。このｐ型ウエル１２（ｐ）は、ｐｎｐ型トランジスタのコレクタ領域を構成する。一方、ｎｐｎ型トランジスタ形成領域のｎ型エピタキシャル層１２（ｎ）は、ｎｐｎ型トランジスタのコレクタ領域を構成することになる。
ｐｎｐ型トランジスタ形成領域にｎ型不純物を注入し、先に形成したｎ型埋め込み層１０（ｎ）に達する高濃度のｎ型領域１３（ｎ）を形成する。このｎ型領域１３（ｎ）は、ｐｎｐ型トランジスタのベース領域の一部を構成すると共に、リサーフ構造の一部を構成することになる。一方ｎｐｎ型トランジスタ形成領域には、ｐ型不純物を注入し、先に形成したｐ型埋め込み層１０（ｐ）に達する高濃度のｐ型領域１３（ｐ）を形成する。このｐ型領域１３（ｐ）は、ｎｐｎ型トランジスタのベース領域の一部を構成すると共に、リサーフ構造の一部を構成することになる（図３）。
その後、電界緩和のための半導体領域となる低濃度の拡散領域を形成するため、先に形成したｎ型領域１３（ｎ）に接続するように、低濃度ｎ型領域１４（ｎ）と、ｐ型領域１３（ｐ）に接続するように、低濃度ｐ型領域１４（ｐ）とを形成する。この低濃度ｎ型領域１４（ｎ）とｎ型埋め込み層１０（ｎ）が、ベース領域と同じ電位に保たれることによって、ｐｎｐ型トランジスタのリサーフ構造となる。また、低濃度ｐ型領域１４（ｐ）とｐ型埋め込み層１０（ｐ）が、ベース領域と同じ電位に保たれることによって、ｎｐｎ型トランジスタのリサーフ構造となる。その後、ベース領域１５（ｎ）、１５（ｐ）、エミッタ領域１６（ｐ）、１６（ｎ）およびコレクタ取り出し領域１７（ｐ）、１７（ｎ）を、イオン注入によって形成する（図４）。
図５は、素子分離のためのトレンチ１８を形成するとともに、エミッタ電極７、ベース電極８、コレクタ電極９を形成し、完成したバイポーラトランジスタである。
このような構造のバイポーラトランジスタでは、ベース電極８に印加された電位は、ｎ型埋め込み層１０（ｎ）と低濃度ｎ型領域１４（ｎ）に印加され、コレクタ領域１２（ｐ）を空乏化し、高耐圧のｐｎｐ型トランジスタを形成することができる。また、ベース電極８に印加された電位は、ｐ型埋め込み層１０（ｐ）と低濃度ｐ型領域１４（ｐ）に印加され、コレクタ領域１２（ｎ）を空乏化し、高耐圧のｎｐｎ型トランジスタを形成することができる。
本発明のトランジスタは、基板電位を利用することなく、リサーフ構造を形成することができるため、上述のように同一基板上に形成することができる。なお、本発明のトランジスタは、上記実施例に限定されるものではなく、素子分離はトレンチ構造をとらずに拡散領域で素子分離を行ったり、ｎｐｎ型トランジスタあるいはｐｎｐ型トランジスタ単独で使用することも可能である。図６は、トレンチ構造を使用しない場合の半導体装置である。
１：シリコン支持基板、２：埋め込み絶縁膜、３：コレクタ領域、４：エミッタ領域、５：ベース領域、６：フィールドプレート、７：エミッタ電極、８：ベース電極、９：コレクタ電極、１０（ｎ）：ｎ型埋め込み層、１０（ｐ）：ｐ型埋め込み層、１１：熱酸化膜、１２：コレクタ領域、１３（ｎ）：ｎ型領域、１３（ｐ）：ｐ型領域、１４（ｎ）：低濃度ｎ型領域、１４（ｐ）：低濃度ｐ型領域、１５：ベース領域、１６：エミッタ領域、１７：ベース取り出し領域、１８：トレンチ
Claims (3)
- 半導体基板上に積層された一導電型の半導体層からなるコレクタ領域と、該コレクタ領域表面に形成された逆導電型の半導体層からなるベース領域と、該ベース領域表面に形成された一導電型の半導体層からなるエミッタ領域と、前記半導体基板表面に形成された前記エミッタ領域に接続するエミッタ電極と、前記ベース領域に接続するベース電極と、前記コレクタ領域に接続するコレクタ電極とを備えた半導体装置であって、
前記半導体基板と前記コレクタ領域との間に形成された逆導電型の半導体層からなる埋め込み領域と、前記エミッタ領域と前記コレクタ領域との間の前記コレクタ領域表面に形成された逆導電型の半導体領域と、前記埋め込み領域と前記半導体領域とを前記ベース電極に接続する接続領域とを備えたことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、導電型の異なる少なくとも２つの前記半導体装置が、同一基板上に形成されていることを特徴とする半導体装置。
- 請求項１又は２いずれか記載の半導体装置において、前記半導体装置は、前記ベース電極にベース電圧が印加されたとき、前記埋め込み領域と前記半導体領域から、該埋め込み領域と半導体領域との間の前記コレクタ領域が空乏化していることを特徴とする半導体装置。
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