KR101371491B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101371491B1
KR101371491B1 KR1020120157482A KR20120157482A KR101371491B1 KR 101371491 B1 KR101371491 B1 KR 101371491B1 KR 1020120157482 A KR1020120157482 A KR 1020120157482A KR 20120157482 A KR20120157482 A KR 20120157482A KR 101371491 B1 KR101371491 B1 KR 101371491B1
Authority
KR
South Korea
Prior art keywords
layer
type
region
trench
silicon carbide
Prior art date
Application number
KR1020120157482A
Other languages
English (en)
Inventor
정영균
홍경국
이종석
천대환
Original Assignee
현대자동차주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대자동차주식회사 filed Critical 현대자동차주식회사
Priority to KR1020120157482A priority Critical patent/KR101371491B1/ko
Application granted granted Critical
Publication of KR101371491B1 publication Critical patent/KR101371491B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors

Abstract

본 발명의 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판, n+형 탄화 규소 기판의 제1면에 차례로 배치되어 있는 n-형 에피층, p형 에피층 및 n+ 영역, n+ 영역 및 상기 p형 에피층을 관통하고, n-형 에피층에 배치되어 있는 트렌치, 트렌치 내부, n+ 영역 및 p형 에피층 위에 배치되어 있는 게이트 절연막, 트렌치 내부에 위치한 게이트 절연막 위에 배치되어 있는 게이트 전극, 게이트 전극 위에 배치되어 있는 산화막, n+ 영역 및 p형 에피층 위에 위치한 게이트 절연막 위에 배치되어 있는 버퍼층, 버퍼층 및 산화막 위에 배치되어 있는 소스 전극, 그리고 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, 버퍼층은 다결정 규소로 이루어져 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 응용 기기의 대형화 대용량화 추세에 따라 높은 항복전압과 높은 전류 및 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.
이에 따라 종래의 실리콘(Silicon)을 이용한 MOSFET(metal oxide semiconductor field effect transistor, 금속 산화막 반도체 전계 트랜지스터) 대신에 탄화 규소(SiC, 실리콘 카바이드)를 이용한 MOSFET에 대한 연구 및 개발이 많이 이루어지고 있다. 특히, 수직형 트렌치(trench) MOSFET에 대한 개발이 많이 이루어지고 있다.
탄화 규소 MOSFET 의 경우, 소스 전극의 형성 시, 고온 열처리를 진행하는데, 이 때, 소스 전극의 금속과 탄화 규소의 규소가 상호 확산하여 금속 실리사이드화가 이루어지고 그 과정에서 탄화 규소에서 탄소가 이탈하게 되어 전극의 표면에 표면 거칠기를 발생시키는 문제점이 있다.
그리고, 탄화 규소에서 탄소가 이탈함에 따라, 전극이 형성된 부분에 탄화 규소 기판의 침식이 일어나는 문제점 또한 발생된다.
본 발명이 해결하고자 하는 과제는 트렌치 게이트가 적용된 탄화 규소 MOSFET 에서 오믹 접합 시 공정을 간소화하는 것이다.
본 발명의 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판, n+형 탄화 규소 기판의 제1면에 차례로 배치되어 있는 n-형 에피층, p형 에피층 및 n+ 영역, n+ 영역 및 상기 p형 에피층을 관통하고, n-형 에피층에 배치되어 있는 트렌치, 트렌치 내부, n+ 영역 및 p형 에피층 위에 배치되어 있는 게이트 절연막, 트렌치 내부에 위치한 게이트 절연막 위에 배치되어 있는 게이트 전극, 게이트 전극 위에 배치되어 있는 산화막, n+ 영역 및 p형 에피층 위에 위치한 게이트 절연막 위에 배치되어 있는 버퍼층, 버퍼층 및 산화막 위에 배치되어 있는 소스 전극, 그리고 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, 버퍼층은 다결정 규소로 이루어져 있다.
소스 전극과 버퍼층은 서로 접촉되어 있을 수 있다.
게이트 전극은 다결정 규소로 이루어져 있을 수 있다.
산화막은 버퍼층 사이에 배치되어 있을 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 n+형 탄화 규소 기판의 제1면에 n-형 에피층, p형 에피층 및 n+ 영역을 차례로 형성하는 단계, n+ 영역 및 p형 에피층을 관통하고, n-형 에피층의 일부를 식각하여 트렌치를 형성하는 단계, n+ 영역의 일부를 식각한 후, 트렌치 내부, p형 에피층 및 n+ 영역 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 게이트 물질층을 형성하는 단계, 트렌치에 대응하는 부분에 위치한 게이트 물질층을 식각하여 트렌치 내부의 게이트 절연막 위에 위치하는 게이트 전극 및 p형 에피층 및 상기 n+ 영역 위의 게이트 절연막 위에 위치하는 버퍼층을 형성하는 단계, 게이트 전극 위에 산화막을 형성하는 단계, 그리고 버퍼층 및 산화막 위에 소스 전극을 형성하고, n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고, 게이트 물질층은 다결정 규소를 사용하여 형성한다.
이와 같이 본 발명의 실시예에 따르면, 게이트 전극의 물질과 동일한 다결정 규소로 이루어진 버퍼층을 형성하여 오믹 접합을 형성하므로, 종래의 오믹 접합을 위한 이온 주입 공정 및 그에 따른 마스크 공정이 필요하지 않으므로, 종래에 비해 공정이 간소해 진다.
오믹 접합이 탄화 규소가 아니라 다결정 규소와의 접촉에 의해 이루어지므로, 종래에 비해 열처리 온도를 낮출 수 있어, 종래에 비해 반도체 소자의 열화를 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도이다.
도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 소자는 n+형 탄화 규소 기판(100)의 제1면에 n-형 에피층(200), p형 에피층(300) 및 n+ 영역(400)이 순차적으로 배치되어 있다.
n-형 에피층(200), p형 에피층(300) 및 n+ 영역(400)에는 트렌치(450)가 배치되어 있다. 트렌치(450)는 n+ 영역(400) 및 p형 에피층(300)을 관통한다.
트렌치(450)의 내부, p형 에피층(300) 및 n+ 영역(400) 위에는 게이트 절연막(500)이 배치되어 있다.
트렌치(450)의 내부에 위치한 게이트 절연막(500) 위에는 게이트 전극(600)이 배치되어 있고, 게이트 전극(600) 위에는 산화막(510)이 배치되어 있다. 게이트 전극(600)은 다결정 규소로 이루어져 있으며, 트렌치(450)를 채우고 있다.
p형 에피층(300) 및 n+ 영역(400) 위에 위치한 게이트 절연막(500) 위에는 버퍼층(610)이 배치되어 있다. 버퍼층(610)은 다결정 규소로 이루어져 있다. 산화막(510)은 버퍼층(610) 사이에 배치되어 있다.
산화막(510) 및 버퍼층(610) 위에는 소스 전극(700)이 형성되어 있다. n+형 탄화 규소 기판(100)의 제2면에는 드레인 전극(800)이 형성되어 있다.
소스 전극(700)은 버퍼층(610)과 접촉하여 오믹 접합을 형성한다. 이에 따라, 종래의 오믹 접합을 위해 이온 주입 및 이온 주입을 위한 마스크가 필요하지 않게 된다.
또한, 오믹 접합이 탄화 규소가 아니라 다결정 규소와의 접촉에 의해 이루어지므로, 종래에 비해 열처리 온도를 낮출 수 있어, 고온 열처리에 따른 반도체 소자의 열화를 방지할 수 있다.
그러면 도 2 내지 도 7 및 도 1을 참고하여, 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대해 상세하게 설명한다.
도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 도면이다.
도 2에 도시한 바와 같이, n+형 탄화 규소 기판(100)을 준비하고, n+형 탄화 규소 기판(100)의 제1면에 제1 에피택셜 성장으로 n-형 에피층(200)을 형성하고, n-형 에피층(200) 위에 제2 에피택셜 성장으로 p형 에피층(300)을 형성하고, p형 에피층(300) 위에 제3 에피택셜 성장으로 n+ 영역(400)을 형성한다.
본 실시예에서는 n+ 영역(400)을 제3 에피택셜 성장으로 형성하였지만, 에피택셜 성장을 진행하지 않고 p형 에피층(300)의 일부 표면에 n+ 이온을 주입하여 n+ 영역(400)을 형성할 수도 있다.
도 3에 도시한 바와 같이, n+ 영역(400) 및 p형 에피층(300)을 관통하고, n-형 에피층(200)의 일부를 식각하여 트렌치(450)를 형성한다.
도 4에 도시한 바와 같이, n+ 영역(400)의 일부를 식각한 후, 트렌치(450)의 내부, p형 에피층(300) 및 n+ 영역(400) 위에 게이트 절연막(500)을 형성한다.
도 5에 도시한 바와 같이, 게이트 절연막(500) 위에 게이트 물질층(600a)을 형성한다. 다결정 규소를 사용하여 게이트 물질층(600a)을 형성하고, 게이트 물질층(600a)은 트렌치(450)을 채운다.
도 6에 도시한 바와 같이, 트렌치(450)에 대응하는 게이트 물질층(600a)의 일부를 식각하여 트렌치(450) 내부에 위치한 게이트 절연막(500)에 위치하는 게이트 전극(600)과 p형 에피층(300) 및 n+ 영역(400) 위에 위치한 게이트 절연막(500) 위에 위치하는 버퍼층(610)을 형성한다.
도 7 에 도시한 바와 같이, 게이트 전극(600) 위에 산화막(510)을 형성한다.
도 1에 도시한 바와 같이, 버퍼층(610) 및 산화막(510) 위에 소스 전극(700)을 형성하고, n+형 탄화 규소 기판(100)의 제2면에 드레인 전극(800)을 형성한다.
소스 전극(700)은 버퍼층(610)과 접촉하여 오믹 접합을 형성한다. 이와 같이, 게이트 전극(600)의 물질과 동일한 다결정 규소로 이루어진 버퍼층(610)을 형성하여 오믹 접합을 형성하므로, 종래의 오믹 접합을 위한 이온 주입 공정 및 그에 따른 마스크 공정이 필요하지 않으므로, 종래에 비해 공정이 간소해 진다.
또한, 탄화 규소와 금속의 오믹 접합 시 1000℃ 이상의 고온 열처리가 필요하였지만, 본 실시예에서는 오믹 접합이 탄화 규소가 아니라 다결정 규소와의 접촉에 의해 이루어지므로, 종래에 비해 열처리 온도를 낮출 수 있어, 종래에 비해 반도체 소자의 열화를 방지할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+형 탄화 규소 기판 200: n-형 에피층
300: p형 에피층 400: n+ 영역
450: 트렌치 500: 게이트 절연막
510: 산화막 600: 게이트 전극
610: 버퍼층 700: 소스 전극
800: 드레인 전극

Claims (7)

  1. n+형 탄화 규소 기판,
    상기 n+형 탄화 규소 기판의 제1면에 차례로 배치되어 있는 n-형 에피층, p형 에피층 및 n+ 영역,
    상기 n+ 영역 및 상기 p형 에피층을 관통하고, 상기 n-형 에피층에 배치되어 있는 트렌치,
    상기 트렌치 내부, 상기 n+ 영역 및 상기 p형 에피층 위에 배치되어 있는 게이트 절연막,
    상기 트렌치 내부에 위치한 상기 게이트 절연막 위에 배치되어 있는 게이트 전극,
    상기 게이트 전극 위에 배치되어 있는 산화막,
    상기 n+ 영역 및 상기 p형 에피층 위에 위치한 상기 게이트 절연막 위에 배치되어 있는 버퍼층,
    상기 버퍼층 및 상기 산화막 위에 배치되어 있는 소스 전극, 그리고
    상기 n+형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고,
    상기 버퍼층은 다결정 규소로 이루어져 있는 반도체 소자.
  2. 제1항에서,
    상기 소스 전극과 상기 버퍼층은 서로 접촉되어 있는 반도체 소자.
  3. 제2항에서,
    상기 게이트 전극은 상기 다결정 규소로 이루어져 있는 반도체 소자.
  4. 제3항에서,
    상기 산화막은 상기 버퍼층 사이에 배치되어 있는 반도체 소자.
  5. n+형 탄화 규소 기판의 제1면에 n-형 에피층, p형 에피층 및 n+ 영역을 차례로 형성하는 단계,
    상기 n+ 영역 및 상기 p형 에피층을 관통하고, 상기 n-형 에피층의 일부를 식각하여 트렌치를 형성하는 단계,
    상기 n+ 영역의 일부를 식각한 후, 상기 트렌치 내부, 상기 p형 에피층 및 상기 n+ 영역 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 게이트 물질층을 형성하는 단계,
    상기 트렌치에 대응하는 부분에 위치한 상기 게이트 물질층을 식각하여 상기 트렌치 내부의 상기 게이트 절연막 위에 위치하는 게이트 전극 및 상기 p형 에피층 및 상기 n+ 영역 위의 상기 게이트 절연막 위에 위치하는 버퍼층을 형성하는 단계,
    상기 게이트 전극 위에 산화막을 형성하는 단계, 그리고
    상기 버퍼층 및 상기 산화막 위에 소스 전극을 형성하고, 상기 n+형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고,
    상기 버퍼층은 다결정 규소를 사용하여 형성하는 반도체 소자의 제조 방법.
  6. 제5항에서,
    상기 소스 전극과 상기 버퍼층은 서로 접촉하는 반도체 소자의 제조 방법.
  7. 제6항에서,
    상기 산화막은 상기 버퍼층 사이에 위치하는 반도체 소자의 제조 방법.
KR1020120157482A 2012-12-28 2012-12-28 반도체 소자 및 그 제조 방법 KR101371491B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120157482A KR101371491B1 (ko) 2012-12-28 2012-12-28 반도체 소자 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120157482A KR101371491B1 (ko) 2012-12-28 2012-12-28 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR101371491B1 true KR101371491B1 (ko) 2014-03-10

Family

ID=50647889

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120157482A KR101371491B1 (ko) 2012-12-28 2012-12-28 반도체 소자 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101371491B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005101147A (ja) 2003-09-24 2005-04-14 Nissan Motor Co Ltd 半導体装置及びその製造方法
JP4003296B2 (ja) 1998-06-22 2007-11-07 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP2010171417A (ja) 2008-12-25 2010-08-05 Rohm Co Ltd 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4003296B2 (ja) 1998-06-22 2007-11-07 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP2005101147A (ja) 2003-09-24 2005-04-14 Nissan Motor Co Ltd 半導体装置及びその製造方法
JP2010171417A (ja) 2008-12-25 2010-08-05 Rohm Co Ltd 半導体装置

Similar Documents

Publication Publication Date Title
US9006748B2 (en) Semiconductor device and method for manufacturing same
US20110012132A1 (en) Semiconductor Device
JP2009182271A (ja) 炭化珪素半導体装置
JP2012199515A (ja) 半導体装置とその製造方法
JP6140823B2 (ja) 炭化珪素半導体装置
CN102770960A (zh) 半导体器件及其制造方法
JP2007027266A (ja) 半導体素子及びその製造方法
JP2011124464A (ja) 半導体装置及びその製造方法
JP7182850B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2010245389A (ja) 炭化珪素半導体装置の製造方法及び炭化珪素半導体装置
JP6189045B2 (ja) 半導体素子の製造方法
KR101371495B1 (ko) 반도체 소자 및 그 제조 방법
KR20160018322A (ko) 반도체 장치의 제조 방법
KR100813390B1 (ko) 반도체 장치 및 그 제조 방법
KR101360070B1 (ko) 반도체 소자 및 그 제조 방법
JP4948784B2 (ja) 半導体装置及びその製造方法
JP5875334B2 (ja) 炭化珪素半導体装置
JP2018206872A (ja) 半導体装置
WO2014102994A1 (ja) 炭化珪素半導体装置及びその製造方法
JP5684304B2 (ja) 炭化珪素半導体装置
KR101371491B1 (ko) 반도체 소자 및 그 제조 방법
KR101339277B1 (ko) 반도체 소자 및 그 제조 방법
KR102335328B1 (ko) 반도체 소자의 제조 방법
JP2015128184A (ja) 半導体装置
KR20160056636A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180227

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190227

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20200227

Year of fee payment: 7