JP5684304B2 - 炭化珪素半導体装置 - Google Patents

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Description

本発明は、炭化珪素半導体（ＳｉＣ）を材料とした電力制御用のＭＯＳＦＥＴ等の高耐圧半導体素子に関する。
ＳｉＣは次世代のパワー半導体デバイス材料として期待されている。ＳｉＣはＳｉと比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、及び熱伝導率が約３倍と高く、パワー半導体デバイス材料として優れた物性を有している。この特性を活用すれば、Ｓｉパワー半導体デバイスを凌ぐ超低損失かつ高温動作可能なパワー半導体デバイスを実現することが出来る。
かかるＳｉＣの特性を利用した高耐圧半導体装置は種々存在するが、ｐウェルとソース領域をイオン注入で形成する、例えば Double Implantation MOSFET（以下ＤＩＭＯＳＦＥＴと称する）が知られている。ＤＩＭＯＳＦＥＴは、イオン注入法により精度良くチャネル形成を行えるプレーナプロセスを用いるため、製造が容易であり、またゲート駆動が電圧制御であるためドライブ回路の電力を小さくでき、並列動作にも適当な優れた素子である。
然しながら、ＤＩＭＯＳＦＥＴには、以下のような問題が存在する。通常ＳｉＣ-ＤＩＭＯＳＦＥＴのｎ型ソース領域は、窒素や燐を高ドーズでイオン注入し、その後１６００℃前後の活性化熱処理を施すことにより形成される。この際、ボックスプロファイルでＳｉＣ表面まで高ドーズ条件でイオン注入して、さらに１６００℃前後という高温の熱処理を用いるため、ＳｉＣ表面の被イオン注入領域は損傷が激しい。その結果、前記注入領域からＳｉの優先的な昇華現象が起きてしまう。そのため、ソース領域上は１０ｎｍ以上の表面荒れが発生し、この後ゲート絶縁膜を熱酸化法あるいはＣＶＤ法等により、ソース領域上とｐ型ベース領域上とに跨るように形成した際に、ソース領域上の表面荒れがそのままソース領域上のゲート絶縁膜にも反映される。結果的にゲート絶縁膜の耐圧、耐圧歩留まり、および電気的長期信頼性は著しく損なわれてしまう。
一般的に、窒素をイオン注入した場合には、ソース領域上の表面荒れは軽減されると言われているが、窒素であってもイオン注入濃度が高いと表面ラフネスが悪化し、耐圧歩留りが劣化することが報告されている（非特許文献１参照）。加えて、窒素注入、活性化アニールにより、新たな結晶欠陥が誘起される可能性があることも報告されている（非特許文献２参照）。
上記イオン注入の問題を解決するために、ｐ型ベース領域（ウェル）をエピタキシャル成長膜のみで形成したDouble Epitaxial MOSFET（ＤＥＭＯＳＦＥＴ）が報告されている。然しながら、上記の方法では、製造工程に長時間を要するエピタキシャル成長を利用している。
Junji Senzaki et al., ICSCRM2007, Mo-P-68 M.Nagano et al., ICSCRM2007, Mo-P-14
以上述べたように、従来のＤＩＭＯＳＦＥＴには、燐や窒素のイオン注入後の高温熱処理により、ソース領域上に表面荒れが発生し、この後ゲート絶縁膜を形成した際に、ソース領域上の表面荒れがそのままソース領域上のゲート絶縁膜にも反映され、ゲート絶縁膜の耐圧、耐圧歩留まり、および電気的長期信頼性を著しく損なうという問題が存在する。
上記問題を解決するために、ｐ型ベース領域（ウェル）をエピタキシャル成長膜のみで形成したＤＥＭＯＳＦＥＴが報告されているが、この方法では、製造工程に長時間を要するエピタキシャル成長を利用している。
本発明は、上述した課題に鑑みて為された物であり、工程時間短縮が可能で、ＳｉＣ本来の物性を活用して超低オン抵抗の優れた性能を得るとともに、ゲート絶縁膜の耐圧、耐圧歩留まり、および長期信頼性をも大幅に向上させることが可能な炭化珪素半導体装置を提供することを目的とする。
上記課題を解決するために、本発明の半導体装置は、第１と第２の主面を有する炭化珪素基板と、前記炭化珪素基板の前記第１の主面に設けられた第１導電型の第１の炭化珪素層と、前記第１の炭化珪素層上に設けられた第２導電型の第２の炭化珪素層と、前記第２の炭化珪素層の表面に設けられた第１導電型の第１の炭化珪素領域と、前記第２の炭化珪素層の表面に、前記第１の炭化珪素領域と離隔して設けられ、前記第１の炭化珪素領域と同一深さ、同一不純物濃度分布を有する第１導電型の第２の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の炭化珪素層を接続する第１導電型の第３の炭化珪素領域と、前記第１の炭化珪素領域の少なくとも１部の表面と、前記第２の炭化珪素領域の表面と、前記第１の炭化珪素領域と前記第２の炭化珪素領域に挟まれた前記第２の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第２の炭化珪素層と前記第１の炭化珪素領域の前記ゲート絶縁膜に覆われない部分とが隣接する部分に、自身の底面で前記隣接する部分を横切るようにトレンチが設けられ、このトレンチに埋め込まれた第１の電極と、前記炭化珪素基板の前記第２の主面に形成された第２の電極とを具備し、前記第１の炭化珪素領域の前記ゲート絶縁膜と接する部分の不純物の濃度は、前記第１の炭化珪素領域の前記トレンチの底面に露出する面の不純物の濃度よりも低く、前記第２の炭化珪素層の前記トレンチの底面に露出する面の不純物の濃度は、前記２の炭化珪素層の前記ゲート絶縁膜と接する部分の不純物の濃度よりも高いことを特徴とする。
第１の実施形態に係るＤＩＭＯＳＦＥＴの断面図。 図１のＡ−Ａ線に沿った基板深さ方向の燐とアルミニウムの濃度プロファイル。 一般的なＤＩＭＯＳＦＥＴの絶縁耐圧不良率のヒストグラム。 第１の実施形態に係るＤＩＭＯＳＦＥＴの製造工程を説明する為の断面図。 図４に続く工程のＤＩＭＯＳＦＥＴの断面図。 図５に続く工程のＤＩＭＯＳＦＥＴの断面図。 図６に続く工程のＤＩＭＯＳＦＥＴの断面図。 図７に続く工程のＤＩＭＯＳＦＥＴの断面図。 図８に続く工程のＤＩＭＯＳＦＥＴの断面図。 第１の変形例に係る、図１のＡ−Ａ線に沿った基板深さ方向の燐とアルミニウムの濃度プロファイル。 第２の変形例に係る（ＤＩ）ＩＧＢＴの断面図。 第２の実施形態に係るＤＩＭＯＳＦＥＴの断面図。 第２の実施形態に係るＤＩＭＯＳＦＥＴの製造工程を説明する為の断面図。 図１３に続く工程の断面図。 図１４に続く工程の断面図。 図１５に続く工程の断面図。 図１６に続く工程の断面図。 図１７に続く工程の断面図。 第３の実施形態に係る横型ＤＩＭＯＳＦＥＴの断面図。 第３の実施形態に係るＤＩＭＯＳＦＥＴの製造工程を説明する為の断面図。 図２０に続く工程の断面図。 図２１に続く工程の断面図。 図２２に続く工程の断面図。 図２３に続く工程の断面図。
以下、図面を参照しつつ本発明の実施形態について説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものと異なる。従って、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれることに注意が必要である。
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＤＩＭＯＳＦＥＴの構成を示す断面図である。図１において、不純物濃度５×１０18〜１×１０19／ｃｍ3程度のｎ型不純物を含む六方晶ＳｉＣ基板（ｎ＋基板）１０１上にｎ型不純物濃度５×１０15〜２×１０16／ｃｍ3程度を含み、厚さが５〜１０μｍ程度であるＳｉＣ層（ｎ- 層）１０２が形成されている。ＳｉＣ層１０２の一部表面には、ｐ型不純物としてアルミニウム（Ａｌ）が、表面からの深さ方向の濃度が１×１０16〜２×１０19／ｃｍ3程度（ピーク濃度）に変化し、ＳｉＣ層１０２表面から深さ９００ｎｍまでの領域に存在する第１の炭化珪素領域１０３（ｐ型ウェル）が形成されている。このｐ型ウェルは、ｐ型ベース領域１０３となる。
このｐ型ベース領域１０３内部には第２の炭化珪素領域としてｎ型ソース領域１０４が形成されている。より詳細には、ｎ型不純物として窒素（Ｎ）が、表面からの深さ方向の濃度が１×１０18／ｃｍ3から２×１０20／ｃｍ3程度（ピーク濃度）まで変化するソース領域１０４がＳｉＣ層１０２表面から深さ５００ｎｍまでの領域に存在している。図２は図１のＡ−Ａ線に沿った断面における深さ方向のｎ型不純物分布を示したものである。この不純物濃度については、後に説明する。
このｐ型ベース領域１０３の外側からｎ型ソース領域１０４の一部にかけて、その表面に深さ３５０ｎｍのトレンチが形成され、このトレンチ内部にソース電極（第１の電極）１０８が形成されている。
ソース領域１０４の内側の一部表面から、ベース領域１０３、ＳｉＣ層１０２の表面にかけて連なる部分に、これらに跨るようにして５０ｎｍ程度の厚さのゲート絶縁膜１０５が形成されている。このゲート絶縁膜１０５上にはポリシリコンからなるゲート電極１０６が形成されている。また、ＳｉＣ基板１０１の下面にはドレイン電極（第２の電極）１０７が形成されている。
第１の実施形態の半導体装置では、ｐ型ベース領域３のゲート絶縁膜１０５と直接接する表面の不純物濃度は、図２に示す様に、１×１０16／ｃｍ3 と比較的低い濃度に形成されているが、ソース電極１０８と接する面、即ちトレンチの底では、１×１０18／ｃｍ3 と比較的高い濃度に形成されている。そのため、ｐ型ベース領域３をソース電極１０８とオーミックコンタクトさせることができる。
一方、ｎ型ソース領域１０４のゲート絶縁膜１０５と直接接する表面の不純物濃度は、図２に示す様に、１×１０18／ｃｍ3 と比較的低い濃度に形成されているが、ソース電極１０８と接する面、即ちトレンチの底では、２×１０20／ｃｍ3 と比較的高い濃度（ｎ+）に形成されている。そのため、ｎ型ソース領域１０４をソース電極１０８とオーミックコンタクトさせることができる。
上記のように構成すると、ソース領域１０４に接するゲート絶縁膜１０５のラフネスおよび結晶性が改善し、ラフネスに起因する反転チャネル移動度の低下を減少させることができ、ゲート絶縁膜１０５の信頼性を向上させることができる。また、従来行われていたｐ型ベース領域１０３へのｐ+ イオン注入が不要になり、プロセスが簡略化される。
具体的には、従来のようにゲート絶縁膜と直接接するソース領域を、燐を用いて濃度１×１０20／ｃｍ3 程度に形成した場合には、図３に示すように、注入損傷の影響からゲート絶縁耐圧のヒストグラムが０〜３ＭＶ/ｃｍに分布する不良素子が混在する。それに対し、本実施形態のように、ゲート絶縁膜１０５と直接接する表面の不純物濃度は、図２に示す様に、１×１０18／ｃｍ3 と比較的低い濃度に形成した場合には、上記の不良素子の発生が抑えられ、注入損傷が大幅に軽減され、ゲート絶縁耐圧のヒストグラムが８ＭＶ/ｃｍ以上に分布するもののみとなり、非常に優れたゲート絶縁膜の信頼性を得ることが可能となる。
以上述べたごとく、第１実施形態の半導体装置は、ゲート絶縁膜と接する部分のベース領域の不純物の濃度は、トレンチに露出するベース領域の面の不純物の濃度よりも低く形成される。また、トレンチに露出するソース領域の面の不純物の濃度は、ゲート絶縁膜と接するソース領域の部分の不純物の濃度よりも高く形成される。
さらに、ベース領域が不純物としてアルミニウムを含むとき、ゲート絶縁膜と接する部分のアルミニウムの濃度は、１×１０17／ｃｍ3未満とされ、トレンチに露出する面のアルミニウムの濃度は、１×１０17／ｃｍ3以上とされる。ソース領域が不純物として燐を含むとき、ゲート絶縁膜と接する部分の燐の濃度は、１×１０19／ｃｍ3未満とされ、トレンチに露出する面の燐の濃度は、１×１０19／ｃｍ3以上とされる。
次に、上記半導体装置の製造方法について、図４〜９を用いて説明する。まず、図４に示すように、ｎ型不純物として窒素を不純物濃度１×１０19／ｃｍ3含み、厚さ３００μｍであり、かつ六方晶の結晶格子を有する低抵抗の４Ｈ−ＳｉＣ基板１０１上に、エピタキシャル成長法によりｎ型不純物として窒素（Ｎ）を表面不純物濃度１×１０16／ｃｍ3含み、厚さ１０μｍの高抵抗（ｎ- 型）ＳｉＣ層１０２を順次形成する。ここではｎ型不純物としては窒素（Ｎ）を用いたが、別の不純物、例えば燐（Ｐ）等を用いてもよい。また、窒素、燐を同時に用いてもよい。次にＳｉＣ層１０２の表面にシリコン酸化膜（不図示）を形成する。
次に、シリコン酸化膜（不図示）の表面にレジスト（不図示）をスピン塗布し、フォトリソグラフィ技術によりレジストをパターニングする。パターニングされたレジストをエッチングマスクとして用い、ＲＩＥ等の異方性エッチングによりシリコン酸化膜をエッチングする。
これにより、後出のイオン注入工程のイオン注入マスク（不図示）が形成される。このイオン注入マスクを介して、ＳｉＣ層１０２に対してＡｌの選択イオン注入を行う。Ａｌは、基板温度Ｔsub＝室温〜６００℃、ここでは室温で、加速エネルギーＥacc＝６００ｋｅＶ、総ドーズ量Φ＝２．５×１０14／ｃｍ2の条件で多段イオン注入を行う。この結果、図５に示すように、表面から深さ９００ｎｍの領域に、ｐ型不純物を含んだベース領域１０３が形成される。
次に図６に示すように、ベース領域１０３内にイオン注入により選択的にソース領域１０４を形成する。具体的には、燐（Ｐ）を基板温度６００℃程度に加熱した状態で、加速エネルギー４００ｋｅＶ、総ドーズ３×１０15／ｃｍ2の条件で多段イオン注入を行う。この時、図１のＡ−Ａ線に沿った方向の不純物濃度分布は、前述のように、図２のようになる。その後、１６００℃程度の熱処理により注入した不純物を活性化する。
次に、図７に示すように、ＳｉＣ層１０２、ベース領域１０３及びソース領域１０４に跨る様に、熱酸化法又はＣＶＤ法等によりゲート絶縁膜１０５を選択的に形成する。このとき、ゲート絶縁膜１０５と直接接するソース領域１０４の表面不純物濃度は、前述のように１×１０18／ｃｍ3と低く形成されており、これにより高温処理に伴う表面荒れが抑制されるため、ソース領域１０４上には、平坦で緻密なゲート絶縁膜１０５を成膜することができ、ゲート絶縁膜１０５の長期信頼性を大幅に向上させることが可能となる。この時ｐ型ベース領域１０３のゲート絶縁膜１０５と接する面の不純物濃度も、１×１０18／ｃｍ3とする。さらに、ゲート絶縁膜１０５上にＣＶＤ法でポリシリコン層を形成し、リソグラフィ、ＲＩＥ法でポリシリコン層をパターニングすることにより、ゲート電極１０６を形成する。
次に、図８に示すように、ゲート電極１０６を覆うレジスト１０９を形成し、このレジスト１０９をマスクとして、ＲＩＥなどの異方性エッチングにより、ｎ型ソース領域１０４、ｐ型ベース領域１０３の表面にトレンチ１１０を形成する。このとき、トレンチの底部に露出されるｎ型ソース領域の不純物濃度は２×１０20／ｃｍ3 のｎ+ 型とり、後に形成されるソース電極と良好なオーミック接続を形成する。
次に、図９に示すように、ソース領域１０４上に、蒸着によりＮｉ膜を形成し、リフトオフ法によりソース電極１０８を選択的に形成する。さらに、裏面にはドレイン電極１０７を、同じくＮｉ膜の蒸着により形成する。最後に９５０℃で５分程度シンター処理し、ソース電極１０８とドレイン電極１０７のオーミック接触を良好なものにする。以上により、図１に示す第１の実施形態のＤＩＭＯＳＦＥＴが完成する。
以上のように製造したＤＩＭＯＳＦＥＴでは、ゲート絶縁膜と直接接するソース領域内の当該箇所にはｎ型不純物が比較的低濃度で形成されており、これにより１６００℃前後の高温処理に伴うソース領域上の表面荒れが抑制され、前記領域上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜の信頼性も大幅に向上させることが可能となる。
具体的には、図３に示すようにゲート絶縁膜と直接接するソース領域を、従来の方法で形成した場合には、注入損傷の影響からゲート絶縁耐圧のヒストグラムが０〜３ＭＶ/ｃｍに分布する不良品が発生する。それに対し、本実施形態の方法で形成されている場合には注入損傷が大幅に軽減され、上記不良品の発生が抑制される結果、ゲート絶縁耐圧のヒストグラムが８ＭＶ/ｃｍ以上のみに分布するようになり、非常に優れたゲート絶縁膜の信頼性を得ることが可能となる。
次に、第１の実施形態に係る第１の変形例について述べる。図１０は、p型ベース領域の不純物注入エネルギーを大きくして、表面をｐ- 型としながら、内部のピーク濃度をさらに濃くした場合の不純物濃度プロファイルである。具体的には、ｐ型不純物であるＡｌのドーズ量を５×１０14／ｃｍ2 、ピーク濃度を２×１０19／ｃｍ3、表面濃度を１×１０16ｃｍ3とし、ソース領域のｎ型不純物燐のドーズ量を４×１０15／ｃｍ2 、ピーク濃度を２×１０20／ｃｍ3、表面濃度を１×１０17／ｃｍ3、トレンチの深さ６００ｎｍとする。
上記のように構成すれば、パンチスルーの抑制、及びトレンチを掘ってｐ型ベース領域、ｎ型ソース領域とのコンタクトをとる際に、トレンチ表面濃度が夫々２×１０18／ｃｍ3 、２×１０20／ｃｍ3と高濃度になるので、コンタクト抵抗を低減させることができる。さらに、ｎ型ソース領域の最表面隣濃度（ゲート絶縁膜と接触する面）の不純物濃度が１×１０17／ｃｍ3 まで低減されることにより、ゲート酸化膜の信頼性、および耐圧歩留りがさらに向上する。
ＤＩＭＯＳＦＥＴにおいて、ｐ型ベース領域１０３のＡｌイオン注入量のコントロールや、窒素などのカウンタードープにより、表面ｐ- 濃度をコントロールし、所望の閾値電圧を得る事も可能である。その際には、ｐ型ベース領域１０３のＡｌイオン注入量をさらに増加させることが可能となり、トレンチのｐ型コンタクト抵抗をさらに低減させることもできる。
次に、第２の変形例として、ＩＧＢＴに適用した例を説明する。ＩＧＢＴの場合には、図１１に示すように、ＳｉＣ基板をｐ+ 型基板１１１にし、ｎ型層１１２を介して、ｎ- 型ＳｉＣ層１０２をエピタキシャル成長させればよい。別の製造方法としては、ｎ- 型ＳｉＣ基板１０２の裏面からｎ型不純物、ｐ型不純物を順次イオン注入して形成することもできる。
以上、第１の実施形態によれば、ｎ型ソース領域に深さ方向に濃度が濃くなる勾配を持たせることにより、ゲート絶縁膜は低濃度領域上に形成されるので、ゲート絶縁膜の信頼性、ゲートリークの減少、耐圧歩留りの向上などが期待できる。
また、ｎ型ソース領域とｐ型ベース領域の隣接部表面に設けたトレンチに、ソース電極を埋め込んで設けるので、ｎ型ソース領域とｐ型ベース領域の高濃度な部分に、ソース電極をコンタクトさせることができ、ｎ型領域、ｐ型領域とも低オン抵抗を実現できる。
このように、本実施形態の半導体装置は、従来形成されていたｐ型ベース領域とのコンタクトをとるためのｐ+ 型領域を形成する必要がないので、構造が単純で安価に製造でき、微細化にも有利である。また、本実施形態の構造を実現するには、従来のＤＩＭＯＳＦＥＴのリソグラフィ工程に、新たなマスクを必要とせず、この点からも安価に製造でき、微細化にも有利である。
（第２の実施形態）
図１２は、本発明の第２の実施形態に係わるＤＭＯＳＦＥＴの構成を示す断面図である。図１２において、不純物濃度５×１０18〜１×１０19／ｃｍ3程度のｎ型不純物を含む六方晶４Ｈ−ＳｉＣ基板（ｎ+ 基板）２０１上にｎ型不純物濃度５×１０15〜２×１０16／ｃｍ3程度を含み、厚さが５〜１０μｍ程度であるＳｉＣ層（ｎ- 層）２０２が形成されている。ＳｉＣ層２０２の上には、ｐ型不純物としてアルミニウム（Ａｌ）が、表面からの深さ方向の濃度が１×１０16／ｃｍ3から２×１０19／ｃｍ3程度（ピーク濃度）まで変化し、厚さ９００ｎｍのｐ型ベース層１０３が形成されている。
このｐ型ベース層２０３の表面には、深さ４５０ｎｍのｎ型のソース領域２０４と、このソース領域２０４と同一レベルに形成されたｎ型領域２１４ａが形成され、さらに、このｎ型領域２１４ａとｎ型ＳｉＣ層２０２を接続するコンタクト２４１ｂが形成されている。ｎ型ソース領域２０４とｎ型領域２１４ａには、ｎ型不純物として窒素（Ｎ）が添加され、表面からの深さ方向の濃度が１×１０18／ｃｍ3から２×１０20／ｃｍ3程度（ピーク濃度）まで変化する。図１２のＡ−Ａ線に沿った断面における深さ方向のｎ型不純物分布は、第１の実施形態の図２と同様になる。
このｐ型ベース層２０３の外側からｎ型ソース領域２０４の一部にかけて、その表面に深さ３５０ｎｍのトレンチが形成され、このトレンチ内部にソース電極２０８が形成されている。
ソース領域２０４の内側の一部表面から、ベース層２０３、ＳｉＣ層２０１４ａの表面にかけて連なる部分に、これらに跨るようにして８０ｎｍ程度の厚さのゲート絶縁膜２０５が形成されている。このゲート絶縁膜２０５上にはポリシリコンからなるゲート電極２０６が形成されている。また、ＳｉＣ基板２０１の下面にはドレイン電極２０７が形成されている。
第２の実施形態の半導体装置でも、ｐ型ベース層２０３のゲート絶縁膜２０５と直接接する表面の不純物濃度は、１×１０16／ｃｍ3 と比較的低い濃度に形成されているが、ソース電極２０８と接する面、即ちトレンチの底では、１×１０18／ｃｍ3 と比較的高い濃度に形成されている。そのため、ｐ型ベース層２０３をソース電極２０８とオーミックコンタクトさせることができる。
一方、ｎ型ソース領域２０４のゲート絶縁膜１０５と直接接する表面の不純物濃度は、１×１０18／ｃｍ3 と比較的低い濃度に形成されているが、ソース電極２０８と接する面、即ちトレンチの底では、２×１０20／ｃｍ3 と比較的高い濃度（ｎ+）に形成されている。そのため、ｎ型ソース領域２０４をソース電極２０８とオーミックコンタクトさせることができる。
上記のように構成すると、ソース領域２０４に接するゲート絶縁膜２０５のラフネスおよび結晶性が改善し、ラフネスに起因する反転チャネルによる移動度低下を減少させることができ、ゲート絶縁膜２０５の信頼性を向上させることができる。また、従来行われていたｐ型ベース層２０３へのｐ+ イオン注入が不要になり、プロセスが簡略化される。
加えて、第２の実施形態においては、ドリフト層２０２に接続するｎ型領域２１４ａが、ｐ型ベース層２０３の表面にソース領域２０４と同一マスクで形成されており、チャネル領域の長さを一定に形成することができる。これにより、ＭＯＳＦＥＴの特性の均一化を図ることができる。
次に、上記半導体装置の製造方法について、図１３〜１８を用いて説明する。まず、図１３に示すように、ｎ型不純物として窒素を不純物濃度１×１０19／ｃｍ3含み、厚さ３００μｍであり、かつ六方晶の結晶格子を有する低抵抗の４Ｈ−ＳｉＣ基板２０１上に、エピタキシャル成長法により、ｎ型不純物として窒素（Ｎ）を表面不純物濃度１×１０16／ｃｍ3程度含み、厚さ１０μｍの高抵抗（ｎ-型）ＳｉＣ層２０２を形成する。但し、ここではｎ型不純物としては窒素（Ｎ）を用いたが、別の不純物、例えば燐（Ｐ）等を用いてもよい。また、窒素、燐を同時に用いてもよい。
次に、ＳｉＣ層２０２に対してＡｌのイオン注入を行う。Ａｌは、基板温度Ｔsub＝室温〜５００℃、ここでは室温で、加速エネルギーＥacc＝６００ｋｅＶ、総ドーズ量Φ＝２．５×１０14／ｃｍ2の条件でイオン注入を行う。この結果、図１３に示すように、ｐ型不純物を含んだベース層２０３が形成される。
次に図１４に示すように、ベース層２０３内にイオン注入により選択的にソース領域２０４及びｎ型領域２１４を同時に形成する。具体的には、燐（Ｐ）を基板温度６００℃程度に加熱した状態で、加速エネルギー４００ｋｅＶ、総ドーズ３×１０15／ｃｍ2の条件でイオン注入を行う。この時、図１４のＡ−Ａ線に沿った方向の不純物濃度分布は、前述のように、図２のようになる。その後、１６００℃程度の熱処理により注入した不純物を活性化する。
次に、図１５に示すように、ｎ型領域２１４ａとドリフト層２０２を接続するｎ+ 型コンタクト２１４ｂを燐（Ｐ）のイオン注入にて形成する。
次に、図１６に示すように、ソース領域２０４、ベース層２０３及びｎ型領域２１４ａに跨る様に、熱酸化法又はＣＶＤ法等によりゲート絶縁膜２０５を選択的に形成する。このとき、ゲート絶縁膜１０５と直接接するソース領域２０４の表面不純物濃度は、前述のように１×１０18／ｃｍ3と比較的低く形成されており、これにより高温処理に伴う表面荒れが抑制されるため、ソース領域２０４上には、平坦で緻密なゲート絶縁膜１０５を成膜することができ、ゲート絶縁膜２０５の長期信頼性を大幅に向上させることが可能となる。この時ｐ型ベース層２０３のゲート絶縁膜２０５と接する面の不純物濃度も、１×１０18／ｃｍ3とする。さらに、ゲート絶縁膜２０５上にＣＶＤ法でポリシリコン層を形成し、リソグラフィ、ＲＩＥ法でポリシリコン層をパターニングすることにより、ゲート電極２０６を形成する。
次に、図１７に示すように、ゲート電極２０６を覆うレジスト２０９を形成し、このレジスト２０９をマスクとして、ＲＩＥなどの異方性エッチングにより、ｎ型ソース領域２０４、ｐ型ベース層２０３の表面にトレンチ２１０を形成する。このとき、トレンチの底部に露出されるｎ型ソース領域の不純物濃度は２×１０20／ｃｍ3 のｎ+ 型とり、後に形成されるソース電極と良好なオーミック接続を形成する。
次に、図１８に示すように、全面に蒸着によりＮｉ膜を形成し、リフトオフ法によりソース電極１０８を選択的に形成する。さらに、裏面にはドレイン電極２０７を、同じくＮｉ膜の蒸着により形成する。最後に９５０℃で５分程度シンター処理し、ソース電極２０８とドレイン電極２０７のオーミック接触を良好なものにする。以上により、図１７に示す第２の実施形態のＤＩＭＯＳＦＥＴが完成する。
以上のように製造したＤＩＭＯＳＦＥＴでは、ゲート絶縁膜２０５と直接接するソース領域２０４内の当該箇所にはｎ型不純物が比較的低濃度で形成されており、これにより１６００℃前後の高温処理に伴うソース領域上の表面荒れが抑制され、前記領域上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜２０５の信頼性も大幅に向上させることが可能となる。
加えて、ドリフト層２０２に接続するｎ型領域２１４ａが、ｐ型ベース層２０３の表面にソース領域２０４と同一マスクで形成されており、チャネル領域の長さを一定に形成することができる。これにより、ＭＯＳＦＥＴの特性の均一化を図ることができる。
また、ベース基板をｐ型で形成すれば、第１の実施形態と同様に、ＩＧＢＴを形成することができることは言うまでも無い。
（第３の実施形態）
図１９は、本発明の第３の実施形態に係る横型ＤＩＭＯＳＦＥＴの構成を示す断面図である。基本的には、第１の実施形態のＤＩＭＯＳＦＥＴを横型にしたものと考えてよい。図１９において、窒素が添加されたｎ型炭化珪素基板３０９（Ｎ）の左上には、第１の実施形態と同様に、ｐ型べース領域３０３とその中に形成されたソース領域３０４が選択的に形成されている。このｐ型ベース領域３０３に隣接して、炭化珪素基板３０９上には、窒素が添加された低濃度の第３の炭化珪素領域３０２（Ｎ）が形成されている。
上記のように、ｐ型ベース領域３０３は、ｐ型不純物としてのアルミニウム（Ａｌ）の濃度が、表面から深さ方向に１×１０16／ｃｍ3から２×１０19／ｃｍ3程度（ピーク濃度）に変化し、厚さ９００ｎｍに形成されている。
ｎ型ソース領域３０４は、ｎ型不純物としての窒素（Ｎ）の濃度が、表面から深さ方向に１×１０18／ｃｍ3から２×１０20／ｃｍ3程度（ピーク濃度）まで変化し、深さ５００ｎｍに形成されている。図１９のＡ−Ａ線に沿った断面における深さ方向のｎ型不純物分布は図２と同様である。
このｐ型ベース領域３０３の外側からｎ型ソース領域３０４の一部にかけて、その表面に深さ３５０ｎｍのトレンチが形成され、このトレンチ内部にソース電極（第１の電極）３０８が形成されている。
ソース領域３０４の内側の一部表面から、ベース領域３０３、ｎ型領域３０２の表面にかけて連なる部分に、これらに跨るようにして５０ｎｍ程度の厚さのゲート絶縁膜３０５が形成されている。このゲート絶縁膜３０５上にはポリシリコンからなるゲート電極３０６が形成されている。
ｎ型領域３０２の右上には、ｐ型ベース領域３０３と離隔して、Ｐが添加されたｎ型ドレイン領域３０１が形成され、その上には、ドレイン電極（第２の電極）３０７が形成されている。ｎ型領域３０２及びドレイン領域３０１の上面は選択的に絶縁膜３１１で覆われている。
次に、上記ＤＩＭＯＳＦＥＴの製造方法について、図２０〜２４を用いて説明する。まず、図２０に示すように、ｎ型不純物として窒素を含み、厚さ３００μｍ程度であり、かつ六方晶の結晶格子を有する低抵抗４Ｈ−ＳｉＣ基板３００上に、エピタキシャル成長法によりｎ型不純物として窒素（Ｎ）を表面不純物濃度１×１０16／ｃｍ3含み、厚さ６００ｎｍの高抵抗（ｎ-型）ＳｉＣ層１０２を順次形成する。
次に、図２１に示すように、ＳｉＣ層３０２に対してＡｌの選択イオン注入を行う。Ａｌは、基板温度Ｔsub＝室温〜６００℃、ここでは室温で、加速エネルギーＥacc＝６００ｋｅＶ、総ドーズ量Φ＝２．５×１０14／ｃｍ2の条件で多段イオン注入を行う。この結果、ｐ型不純物を含んだベース領域３０３が形成される。
次に、ベース領域３０３内にイオン注入により選択的にソース領域３０４を形成する。具体的には、燐（Ｐ）を基板温度６００℃程度に加熱した状態で、加速エネルギー４００ｋｅＶ、総ドーズ３×１０15／ｃｍ2の条件でイオン注入を行う。この時、図２０のＡ−Ａ線に沿った方向の不純物濃度分布は、前述のように、図２のようになる。その後、１６００℃程度の熱処理により注入した不純物を活性化する。
次に、ｎ型領域３０２表面に、ｐ型ベース層と離隔して、ｎ+ 型ドレイン領域３０１を形成する。
次に、図２２に示すように、ＳｉＣ層３０２、ベース領域３０３及びソース領域３０４に跨る様に、熱酸化法又はＣＶＤ法等によりゲート絶縁膜３０５を選択的に形成する。さらに、ｎ型領域３０２の上面、ドレイン領域３０１の上面の一部に絶縁膜３１１を選択的に形成する。このとき、ゲート絶縁膜３０５と直接接するソース領域３０４の表面不純物濃度は、前述のように１×１０18／ｃｍ3と比較的低く形成されており、これにより高温処理に伴う表面荒れが抑制されるため、ソース領域３０４上には、平坦で緻密なゲート絶縁膜３０５を成膜することができ、ゲート絶縁膜３０５の長期信頼性を大幅に向上させることが可能となる。この時ｐ型ベース領域３０３のゲート絶縁膜３０５と接する面の不純物濃度も、１×１０18／ｃｍ3とする。さらに、ゲート絶縁膜３０５上にＣＶＤ法でポリシリコン層を形成し、リソグラフィ、ＲＩＥ法でポリシリコン層をパターニングすることにより、ゲート電極３０６を形成する。
次に、図２３に示すように、ゲート電極３０６を覆うレジスト３０９を形成し、このレジスト３０９をマスクとして、ＲＩＥなどの異方性エッチングにより、ｎ型ソース領域３０４、ｐ型ベース領域３０３の表面にトレンチ３１０を形成する。このとき、トレンチの底部に露出されるｎ型ソース領域の不純物濃度は、２×１０20／ｃｍ3 のｎ+ 型となり、後に形成されるソース電極と良好なオーミック接続を形成する。
次に、図２４に示すように、ドレイン領域３０１上のレジストマスク３０９を除去した上で、全面に、蒸着によりＮｉ膜３１２を形成し、リフトオフ法によりソース電極３０８、ドレイン電極３０７を選択的に形成する。最後に９５０℃で５分程度シンター処理し、ソース電極３０８とドレイン電極３０７のオーミック接触を良好なものにする。以上により、図１９に示す第３の実施形態の横型ＤＩＭＯＳＦＥＴが完成する。
以上、第３の実施形態のＤＩＭＯＳＦＥＴは、第１の実施形態と同様に、ゲート絶縁膜３０５と直接接するソース領域３０４内の当該箇所には、ｎ型不純物が比較的低濃度で形成されており、これにより１６００℃前後の高温処理に伴うソース領域上の表面荒れが抑制され、前記領域上には平坦で緻密なゲート絶縁膜を実現でき、ゲート絶縁膜３０５の信頼性も大幅に向上させることが可能となる。
なお、本発明を実施形態を通じ説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
本発明によれば、ソース部のイオン注入不純物濃度のピーク位置を基板内部とし、さらにそのピーク位置まで掘り込んだソースリセスを設けることにより、ソース領域上のゲート絶縁膜の表面荒れを抑制するとともに、ソース電極のコンタクト抵抗を低く保つことができる。これにより、純粋にＳｉＣの物性を活用した超低オン抵抗の優れた性能を有する高耐圧半導体装置を得ることができ、かつゲート絶縁膜の信頼性も大幅に向上させることが可能となる。
１０１、２０１、３００…ｎ型ＳｉＣ基板
１０２、２０２…ｎ型ＳｉＣ層
３０２…ｎ型ＳｉＣ領域
１０３、３０３…ｐ型ベース領域
２０３…ｐ型ベース層
１０４、２０４，３０４…ｎ型ソース領域
１０５、２０５、３０５…ゲート絶縁膜
１０６、２０６、３０６…ゲート電極
１０７、２０７、３０７…ドレイン電極
１０８、２０８、３０８…ソース電極
１０９，２０９，３０９…レジスト
１１０、２１０、３１０…トレンチ
１１１…ｐ+ 型ＳｉＣ基板
１１２…ｎ型層
２１４ａ…ｎ型領域
２１４ｂ…ｎ+ 型コンタクト
３１１…絶縁層
３１２…Ｎｉ層

Claims (10)

  1. 第１と第２の主面を有する炭化珪素基板と、
    前記炭化珪素基板の前記第１の主面に設けられた第１導電型の第１の炭化珪素層と、
    前記第１の炭化珪素層上に設けられた第２導電型の第２の炭化珪素層と、
    前記第２の炭化珪素層の表面に設けられた第１導電型の第１の炭化珪素領域と、
    前記第２の炭化珪素層の表面に、前記第１の炭化珪素領域と離隔して設けられ、前記第１の炭化珪素領域と同一深さ、同一不純物濃度分布を有する第１導電型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の炭化珪素層を接続する第１導電型の第３の炭化珪素領域と、
    前記第１の炭化珪素領域の少なくとも１部の表面と、前記第２の炭化珪素領域の表面と、前記第１の炭化珪素領域と前記第２の炭化珪素領域に挟まれた前記第２の炭化珪素層の表面に連続的に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記第２の炭化珪素層と前記第１の炭化珪素領域の前記ゲート絶縁膜に覆われない部分とが隣接する部分に、自身の底面で前記隣接する部分を横切るようにトレンチが設けられ、このトレンチに埋め込まれた第１の電極と、
    前記炭化珪素基板の前記第２の主面に形成された第２の電極と
    を具備し、
    前記第１の炭化珪素領域の前記ゲート絶縁膜と接する部分の不純物の濃度は、前記第１の炭化珪素領域の前記トレンチの底面に露出する面の不純物の濃度よりも低く、
    前記第２の炭化珪素層の前記トレンチの底面に露出する面の不純物の濃度は、前記２の炭化珪素層の前記ゲート絶縁膜と接する部分の不純物の濃度よりも高い
    ことを特徴とする半導体装置。
  2. 前記炭化珪素基板は、第１導電型であり、ＭＯＳＦＥＴを構成することを特徴とする請求項１に記載の半導体装置。
  3. 前記炭化珪素基板は、第２導電型であり、ＩＧＢＴを形成することを特徴とする請求項１に記載の半導体装置。
  4. 前記第１の炭化珪素領域は不純物としてアルミニウムを含み、前記ゲート絶縁膜と接する部分のアルミニウムの濃度は、１×１０17／ｃｍ3未満であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記第２の炭化珪素層は不純物として燐を含み、前記ゲート絶縁膜と接する部分の燐の濃度は、１×１０19／ｃｍ3未満であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
  6. 前記第１の炭化珪素領域は不純物としてアルミニウムを含み、前記第１の炭化珪素領域の前記トレンチの底面に露出する面のアルミニウムの濃度は、１×１０17／ｃｍ3以上であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
  7. 前記第２の炭化珪素層は不純物として燐を含み、前記第２の炭化珪素層の前記トレンチの底面に露出する面の燐の濃度は、１×１０19／ｃｍ3以上であることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
  8. 前記第１および第２の炭化珪素領域は、イオン注入により注入された不純物を含むことを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
  9. 前記第１の炭化珪素領域の前記ゲート絶縁膜と接する部分の不純物の濃度に対する、前記第１の炭化珪素領域の前記トレンチの底面に露出する面の不純物の濃度の比は１０倍以上であることを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
  10. 前記第２の炭化珪素層の前記ゲート絶縁膜と接する部分の不純物の濃度に対する、前記第２の炭化珪素層の前記トレンチの底面に露出する面の不純物の濃度の比は１０倍以上であることを特徴とする請求項１乃至９のいずれかに記載の半導体装置。
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