KR102215042B1 - 낮은 결함 밀도 및 저저항을 갖는 SiC 금속 산화물 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 이중 주입 SiC MOS 소자의 제조 방법에 관한 것이다. 본 발명은 SiC 기판, 상기 기판 상의 제1 도전형 에피택셜층, 상기 에피택셜층 내에 형성되는 제2 도전형의 웰 영역 및 상기 제2 도전형의 웰 영역 내에 형성되는 제1 도전형의 반도체 영역을 포함하는 이중 이온주입 구조의 SiC 반도체 소자의 제조 방법에 있어서, 상기 제1 도전형의 에피택셜층 내에 제2 도전형의 웰 영역을 형성하기 위한 제1 이온주입 단계; 300~773K의 온도에서 상기 제2 도전형의 웰 영역 내에 제1 도전형의 반도체 영역을 형성하기 위한 제2 이온주입 단계; 및 상기 기판을 어닐링하여 p 웰 영역 및 반도체 영역을 활성화 하는 단계를 포함하는 이중 이온주입 구조의 SiC 반도체 소자의 제조 방법을 제공한다. 본 발명에 따르면, SiC DMOS FET에서 낮은 결함 밀도 및 낮은 저항의 반도체 영역을 갖는 SiC 반도체 소자를 제조할 수 있게 된다.

Description

낮은 결함 밀도 및 저저항을 갖는 SiC 금속 산화물 반도체 소자의 제조 방법{Manufacturing Methods for Double Implanted Metal Oxide Semiconductor Devices with Low Defect Density and Low Resistivity}
본 발명은 SiC 전력 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 이중 주입 SiC MOS 소자의 제조 방법에 관한 것이다.
SiC는 낮은 고유 캐리어 농도, 높은 절연 파괴 특성, 높은 열전도성과 큰 전자 유동 속도 등 우수한 특성을 가지며, 4H-SiC 기판 상에 형성된 금속 산화물 반도체(Metal-Oxide-Semiconductor; MOS) FET는 고전력 디바이스에 적합한 양호한 전기적 특성을 나타내는 것으로 알려져 있다.
통상적으로, n 채널 SiC MOSFET은 n+ SiC 단결정 기판 상에 형성된 n- 에피택셜층을 형성한 후 p형 도펀트 이온주입에 의해 p웰 반도체 영역을 형성하고 고농도 n형 이온주입을 이용한 소오스/드레인 영역으로 하는 반도체 소자로 구현된다. 이러한 n 채널 MOS FET에서 소오스/드레인의 형성을 위한 도펀트로는 Nitrogen (N), 또는 Phosphorus (P)가 가장 많이 이용된다. 그러나, 673 K이하 저온에서 P의 고농도 도핑은 4H SiC 단결정 내에 높은 밀도의 결정 결함을 초래하며, 이로 인해 후속되는 어닐링 과정에서 비정질화 및/또는 폴리타입을 형성하는 문제점이 발생한다.
이와 같은, 종래의 n채널 SiC MOSFET에서 낮은 결함 밀도 및 낮은 저항을 달성하기 위하여 다양한 이온주입 공정에 대한 개선이 이루어지고 있다.
그러나, p웰/n+소오스 형성을 위해 억셉터 및 도너로 작용하는 이종(異種)의 도펀트를 이중 주입하여 제조되는 DMOS(Double Implanted Metal-Oxide-Semiconductor) FET에서는 요구하는 전기적 특성을 달성하기 위한 연구가 전무한 실정이다.
(1) N. S. Saks et al,"Low-dose n-type nitrogen implants in 4H-SiC", Applied Physics Letters, Vol 8, No. 26, pp 4958-4960 (2002) (2) T. Watanabe et al, "Effects of implantation temperature on sheet and contact resistance of heavily Al implanted 4H-SiC", Materials Science Forum Vols. 645-648 (2010) pp 705-708
상기한 종래기술의 문제점을 해결하기 위하여 본 발명은, SiC DMOS FET에서 낮은 결함 밀도 및 저항의 반도체 영역을 갖는 SiC 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명은, SiC 기판, 상기 기판 상의 제1 도전형 에피택셜층, 상기 에피택셜층 내에 형성되는 제2 도전형의 p웰 영역 및 상기 제2 도전형의 웰 영역 내에 형성되는 제1 도전형의 반도체 영역을 포함하는 이중 이온주입 구조의 SiC 반도체 소자의 제조 방법에 있어서, 상기 제1 도전형의 에피택셜층 내에 제2 도전형의 웰 영역을 형성하기 위한 제1 이온주입 단계; 473~773K의 온도에서 상기 제2 도전형의 웰 영역 내에 제1 도전형의 반도체 영역을 형성하기 위한 제2 이온주입 단계; 및 상기 기판을 어닐링하여 p 웰 영역 및 반도체 영역을 활성화 하는 단계를 포함하는 이중 이온주입 구조의 SiC 반도체 소자의 제조 방법을 제공한다.
이 때, 상기 제1 이온주입 단계의 도핑 프로파일은 표면으로부터 내부로 도펀트 농도가 증가하는 역행 프로파일인 것이 바람직하다. 또한, 이 때 상기 제2 이온주입 단계의 도핑 프로파일은 표면에서 높은 농도를 갖는 것이 바람직하다.
나아가, 본 발명에서 상기 제2 도전형 웰 영역과 상기 제1 도전형 반도체 영역은 접합(junction)을 형성하는데, 상기 접합 부위에서 상기 제1 이온주입 단계의 도핑 프로파일이 피크 농도를 갖는 것이 바람직하다.
본 발명에서 상기 제1 도전형 반도체 영역은 소오스 영역이고, 상기 반도체 소자는 MOSFET일 수 있다.
본 발명에서 상기 SiC 기판의 배면에는 드레인 영역이 형성된다.
본 발명에서 상기 제2 이온주입 단계에서 상기 제1 도전형의 반도체 영역을 형성하기 위하여 N을 이온 주입하는 경우 상기 이온주입 온도는 573~773K인 것이 바람직하다.
또한, 본 발명에서 상기 제2 이온주입 단계에서 상기 제1 도전형의 반도체 영역을 형성하기 위하여 P를 이온 주입할 수 있다. 이 때, 이온주입 온도는 473~773K인 것이 바람직하다. 한편, 이 경우 300~773K의 측정 온도를 달리하였을 때 측정 온도가 증가함에 따라 비저항값은 증가한다.
본 발명에 따르면, SiC DMOS FET에서 낮은 결함 밀도 및 낮은 저항의 반도체 영역을 갖는 SiC 반도체 소자를 제조할 수 있게 된다.
도 1은 본 발명의 DMOSFET의 단면 구조를 모식적으로 도시한 도면이다.
도 2는 본 발명의 제1 실시예에 따라 이중 주입된 반도체 영역의 도펀트 프로파일을 나타낸 그래프이다.
도 3은 본 발명의 제1 실시예에 따라 제조된 샘플의 SIMS 분석 결과를 나타낸 그래프이다.
도 4는 이온주입 온도에 따른 홀 이동도 측정결과를 나타낸 그래프이다.
도 5는 본 발명의 제1 실시예에 따라 제조된 샘플의 접촉비저항 계산 결과를 나타낸 그래프이다.
도 6은 본 발명의 제2 실시예에 따라 이중 주입된 반도체 영역의 도펀트 프로파일을 나타낸 그래프이다.
도 7의 각각 (a) 및 (b)는 본 발명의 제2 실시예에 따라 제조된 샘플의 이온 주입 온도에 따른 결함 밀도 및 홀 이동도를 나타낸 그래프이다.
도 8은 본 발명의 제2 실시예에 따라 제조된 샘플의 이온 주입 온도에 따른 저항(ρ)의 변화를 나타낸 그래프이다.
도 9는 본 발명의 제2 실시예에 따라 제조된 샘플의 측정 온도에 따른 비저항값의 변화를 나타낸 그래프이다.
이하 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상술한다.
도 1은 본 발명의 일실시예에 따른 반도체 소자의 단면 구조를 모식적으로 도시한 도면이다.
도 1을 참조하면, SiC 기판(100) 상의 에피택셜층(110) 내에 이온주입에 의해 복수의 반도체 영역들(112A, 112B, 114A, 114B, 116A, 116B)이 형성되어 있다. 예시적으로, SiC DMOSFET의 경우, 상기 복수의 도핑 영역들은 p웰 및 소오스를 규정하도록 형성될 수 있다.
도시된 바와 같이, n 채널 DMOSFET의 경우 n+ SiC 기판(100)상의 n- 에피택셜층(110) 내에 p 웰 영역(112A, 112B), n+ 소오스 영역(114A) 및 p+ 도핑 영역(116A, 116B)로 이루어진 일련의 구조가 형성된다. 이때 드레인 영역(114B)은 n+ SiC 단결정 기판의 배면에 이온주입 없이 형성된다. 도시된 바와 같이, 상기 n+ 소오스 영역(114A)은 p 웰 영역(112A, 112B) 내에 형성되어 있으며, 상기 p 웰 영역 및 n+ 소오스 영역(114A)은 이중 이온주입(Double Implantation)에 의해 형성된다.
전술한 반도체 소자 구조에서 상기 반도체 영역들은 적절한 도펀트의 주입에 의해 형성된다. 예컨대 본 발명에서 p 웰 도펀트로는 Al이 사용될 수 있고, n형 도펀트로는 N 또는 P가 사용될 수 있다.
본 발명에서 p 웰 영역(112A, 112B)는 표면에서보다 내부로 갈수록 도펀트 농도가 증가하는 역행(retrograde) 프로파일을 갖거나 박스형 프로파일을 갖도록 이온주입되는 것이 바람직하다. 한편, 상기 n+ 소오스 영역(114A)은 표면에서 높은 도펀트 농도를 가지며, 내부의 접합 영역에서는 급격하게 감소하는 도펀트 프로파일을 가지는 것이 바람직하다. 이것은 표면 근처에서 낮은 채널저항을 제공하고 내부의 접합(junction) 영역 근처에서는 오프(OFF) 상태에서 펀치 쓰루(punchthrough)를 방지할 수 있다.
도 2는 본 발명의 일실시예에 따라 에피택셜층 표면으로부터의 깊이에 따른 도펀트 프로파일을 시뮬레이션한 그래프이다.
도 2에 도시된 바와 같이, n+ 소오스 영역은 표면으로부터 소정 깊이까지 일정한 농도를 가지다가 급격히 감소하여 p 웰 영역과의 접합 부위에서는 p 웰 영역의 농도보다 낮아지게 된다. 반면, p 웰 영역의 농도는 표면에서부터 점차 증가하여 접합 부위 부근에서 가장 높은 피크를 나타낸다.
도 2는 전술한 반도체 소자 구조에서 소오스 영역의 형성을 위해, Al 주입된 p 웰 영역에 고농도의 N 이온주입이 수행된 경우에 대한 시뮬레이션이다. 이 때, 고농도 N 주입 공정은 심각한 결정 결함을 유발할 수 있다. 이러한 결정 결함은 N 도너의 활성화를 방해하고 전자의 전달 특성을 열화시킬 수 있다. 이러한 문제의 해결 방안으로 종래의 SiC MOSFET에서는 높은 온도의 이온주입 공정이 선호되고 있다. 그러나, 이온주입 온도가 도펀트에 미치는 영향 및 그 메커니즘은 명확히 밝혀지지 않고 있은 상태이며, p 웰 내에 형성되는 소오스 구조의 DMOS FET에서는 이에 대한 연구가 전무한 실정이다.
이하에서는 에피택셜층 내의 p 웰 영역 내에 n+ 소오스 접합을 구비하는 이중 이온주입(Double Impalantation) 구조의 반도체 소자에서 도펀트의 활성화에 미치는 이온주입 온도의 영향을 살펴본다.
<제1 실시예>
도핑 농도가 1×1015cm-3이고 두께가 10㎛인 에피택셜층이 형성된 4o off-axis <0001> oriented 4H-SiC 기판(1.2 cm x 1 cm 사각형 기판)을 준비하였다.
NISSIN IMPHEAT 이온주입기를 사용하여 기판 상에 도 2의 프로파일(SILVACO ATHENA로 시뮬레이션)을 추종하도록 이온주입 공정을 수행하였다. 먼저, 기판 전면에 Al을 이온주입하여 p 웰층을 형성하였다. 이 때, 이온주입시의 기판 온도는 773 K로 하였다. 이어서, p 웰층을 형성한 후 기판 전체에 걸쳐 1×1020 cm-3의 농도로 N을 이온주입하여 n+ 소오스를 형성하였다. 이 때, 이온주입 깊이는 0.2㎛로 하였고, 각 샘플에 대하여 이온주입 온도를 300~773K로 샘플마다 달리하였다. 이어서, 이온주입된 샘플을 1973K의 온도 및 Ar 분위기에서 60분간 어닐링하였다. 이때 샘플의 표면을 보호하기 위해서 카본 캡핑(carbon capping)을 적용하였고 어닐링 후 산소 애셔(asher)를 이용하여 제거하였다.
이어서, 이온주입된 샘플 모서리 및/또는 표면에서의 누설 전류를 감소시키기 위하여 드라이 에쳐를 이용하여 샘플에 메사구조를 형성하였다.
제조된 샘플의 오믹 컨택트를 형성하기 위하여, 1mm 직경을 갖는 원형 Ni 전극을 샘플 전면의 4 위치(샘플의 각 모서리) 증발 증착한 후 1223K의 온도에서 90초 동안 어닐링하였다. 패드 메탈은 Ti/Al을 증발 증착하여 형성하였다.
제조된 샘플의 내부에 형성된 불순물의 깊이 분포는 SIMS(Secondary Ion Mass Spectroscopy)로 분석하였다. 또한, 제조된 샘플의 전기적 특성을 Hall Effect Measurement와 선형거리측정법(Transfer Line Method; TLM)을 적용하여 접촉비저항(specific contact resistivity; ρc)을 측정하였다. 이것은 반도체와 금속 사이의 접촉특성에는 접촉면적이 영향을 미치기 때문인데, TLM은 접촉특성의 측정에 접촉면적의 영향을 배제하기 위한 방법으로 이 분야에 잘 알려져 있다. 구체적으로, 금속간 거리가 다른 TLM 소자 구조를 형성하고 금속간 거리에 따른 저항을 측정하여 이 그래프의 y 절편으로부터 접촉저항 Rc와 기울기로 면저항 Rs를 구한다. 여기에 금속 간 평균전달거리 LT와 금속의 폭 W, 접촉저항 Rc, 면저항 Rs 및 접촉비저항 ρc의 다음의 관계식으로부터 접촉비저항을 계산할 수 있다.
(수학식 1)
Figure 112017076332744-pat00001
도 3은 본 발명의 실시예에 따라 제조된 샘플의 SIMS 분석 결과를 나타낸 그래프이다.
먼저, 도 3의 (a)는 샘플의 깊이(depth)에 따른 Al 농도를 나타낸다.
도 3의 (a)를 참조하면, Al의 농도는 이온주입 온도에 무관하게 일정하게 유지됨을 알 수 있다.
다음, 도 3의 (b)는 샘플 깊이에 따른 N 농도 프로파일을 나타낸 그래프이다. N 농도는 이온주입 온도가 증가함에 따라 감소함을 알 수 있다. 도 3의 (b)에 도시된 R1-R5의 평균값을 기준으로 300~773K 온도 범위에서 N 농도는 1×1020 ~ 8.9×1019cm-3 의 차이를 갖는다. 이 결과로부터 이온주입 영역에서의 N의 손실은 이온주입 온도에 강하게 의존하며, N의 out-diffusion되는 양이 이온주입 온도의 증가에 따라 증가함을 알 수 있다.
아래 표 1은 본 발명에서 제조된 샘플(이온주입 온도를 달리한 샘플)의 면 캐리어 밀도(Sheet career density, Ns (cm-2)), 면저항(sheet resistance, Rs (Ω/□), 순 도핑 농도(net doping concentration, ND-NA (cm-3)), 홀 이동도(Hall mobility, μHall (cm-2 V-1S-1)), 비저항(resistivity, ρ, (Ωcm)) 측정 값을 정리한 표이다.
Temperatrue (K) Ns
(cm-2)		 Rs
(Ω/ㅁ)		 ND-NA
(cm-3)		 μHall
(cm-2 V-1S-1)		 ρ
(Ωcm)
300 1.43×1014 2771.34 7.16×1018 15.74 5.54×10-2
373 3.36×1014 1109.86 1.68×1019 16.74 2.22×10-2
473 3.56×1014 1030.32 1.78×1019 17.03 2.06×10-2
573 3.53×1014 998.05 1.76×1019 17.75 2.00×10-2
673 3.52×1014 1008.27 1.76×1019 17.62 2.02×10-2
773 3.45×1014 1007.58 1.72×1019 17.99 2.02×10-2
표 1을 참조하면, Ns, Rs ND-NA, 및 ρ는 300K 및 573K 온도 범위에서 이온주입 온도의 증가에 따라 증가하지만, 573K와 773K 사이에서는 이온 주입 온도의 변화에 무관하게 거의 일정함을 알 수 있다. 반면, μHall 은 이온주입 온도에 온도에 매우 민감하며, 573K 및 773K 온도 범위에서도 이온주입 온도가 증가함에 따라 증가한다.
도 4는 이온주입 온도에 따른 홀 이동도(Hall mobility; μHall) 측정 결과를 나타낸 그래프이다.
도 4를 참조하면, 300 내지 773K의 온도범위에서의 μHall 은 이온주입 온도에 따른 이온주입 손상(damage)에 연관 지을 수 있다. 573 내지 773K의 온도범위에서의 μHall은 이온주입 온도의 증가에 따라 불순물에 의한 산란(impurity scattering)의 감소와 연관 지을 수 있다.
도 5는 접촉비저항(specific contact resistivity; ρc) 계산 결과를 나타낸 그래프이다. 접촉비저항값은 Transfer Line Method(TLM)를 이용하여 계산하였다.
도 5를 참조하면, 300~573K 온도 구간에서 접촉비저항은 이온주입 온도에 따라 급격히 감소하며, 573~773K 온도 구간에서는 거의 변하지 않으며 가장 낮은 값을 나타내고 있다. 이 결과는 SiC 전력 반도체 소자의 제조에 있어서 573~773K 온도 구간이 적합한 온도 구간임을 보여준다.
<제2 실시예>
n+ 소오스를 형성하기 위하여 N 대신 P를 이온 주입한 것을 제외하고는, 제1 실시예와 마찬가지의 방법으로 샘플을 제조하였다. 본 발명의 제2 실시예에 따라 이중 주입된 반도체 영역의 도펀트 프로파일은 도 6과 같다.
아래 표 2는 본 실시예에서 제조된 샘플(이온주입 온도를 달리한 샘플)의 면 캐리어 밀도(Sheet career density, Ns (cm-2)), 면저항(sheet resistance, Rs (Ω/□), 순 도핑 농도(net doping concentration, ND-NA (cm-3)), 홀 이동도(Hall mobility, μHall (cm-2 V-1S-1)), 비저항(resistivity, ρ, (Ωcm)) 측정 값을 정리한 표이고, 도 7의 (a) 및 (b)는 각각 이온 주입 온도에 따른 ND-NA 및 μHall 를 나타낸 그래프이다.
Temperatrue (K) Ns
(cm-2)		 Rs
(Ω/ㅁ)		 ND-NA
(cm-3)		 μHall
(cm-2V-1S-1)		 ρ
(Ωcm)
300 5.16×1014 766.15 2.85×1019 15.78 1.53×10-2
373 5.91×1014 544.50 2.96×1019 19.40 1.09×10-2
473 1.98×1015 122.53 9.92×1019 25.67 2.45×10-3
573 2.10×1015 124.35 1.05×1020 23.91 2.49×10-3
673 2.13×1015 126.54 1.06×1020 23.19 2.53×10-3
773 2.05×1015 129.51 1.03×1020 23.46 2.59×10-3
도 7을 참조하면, 상온에서의 전하 밀도(carrier density)는 주입 온도 473 K 이상에서 ~9.92×1019cm-3에 이르며, 전기적 활성화율이 거의 포화됨을 알 수 있다. 또한, 상온 홀 이동도는 주입온도 300 ~ 473K 범위에서는 온도가 증가함에 따라 증가되는데, 이온주입 손상(damage) 정도가 온도가 높아짐에 따라 줄어들었을 것으로 예상된다. 한편, 상온 홀이동도는 주입온도 473 ~ 773K까지는 약간 감소를 나타내는데, 이온주입 손상 정도가 온도의존성을 거의 나타내지 않고 있다. 이것은 활성화된 불순물 농도가 변화하는 경향과 반대인 것을 연관시켜 보면 불순물 산란(impurity scattering) 때문에 기인하는 것으로 예상된다.
도 8은 이온 주입 온도에 따른 저항(ρ)의 변화를 나타낸 그래프이고, 도 9는 측정 온도에 따른 비저항값의 변화를 나타낸 그래프이다.
도 8을 참조하면, 상온 비저항은 주입온도 473K 이상부터 ~2.45×10-3 Ωcm 수준으로 유지됨을 알 수 있다.
한편, 도 9에 나타난 바와 같이 도시된 그래프 중 상온(300K)에서의 비저항은 도 8과 일치함을 알 수 있다.
한편 주입온도 300K의 비저항 값은 측정 온도가 300 K에서 773K로 변화함에도 차이가 없었는데, 이것은 포논 산란(phonon scattering)에 인한 비저항 상승을 저지할 수 있을 정도의 전하 밀도(carrier density) 증가 즉 이온주입 결함에서 탈출한 전자 수가 증가한 것에 기인하는 것으로 보인다.
또한, 주입온도 373K에서의 비저항 값은 측정 온도 300K에서 773K로 변화함에 따라 약간씩 증가하는 추세를 나타낸다.
한편, 주입온도 473K 이상의 비저항 값은 측정 온도가 300K에서 773K 변화함에 따라 확실히 증가하는 추세를 나타내는데, 즉 전기적 활성화도가 높아짐에 따라 포논(phonon scattering)에 따른 비저항 값이 증가되는 경향이 뚜렸하게 나타나고 있다. 또한, 주입온도가 473 K 이상인 샘플들은 측정 온도와 무관하게 비저항값이 실질적으로 동일한 값을 나타내고 있다.

Claims (7)

  1. SiC 기판, 상기 기판 상의 제1 도전형 에피택셜층, 상기 에피택셜층 내에 형성되는 제2 도전형의 웰 영역 및 상기 제2 도전형의 웰 영역 내에 형성되는 제1 도전형의 반도체 영역을 포함하는 이중 이온주입 구조의 SiC 반도체 소자의 제조 방법에 있어서,
    상기 제1 도전형의 에피택셜층 내에 제2 도전형의 웰 영역을 형성하기 위한 제1 이온주입 단계;
    473~673K의 온도에서 상기 제2 도전형의 웰 영역 내에 제1 도전형의 반도체 영역을 형성하기 위한 제2 이온주입 단계; 및
    상기 기판을 어닐링하여 상기 웰 영역 및 반도체 영역을 활성화 하는 단계를 포함하고,
    상기 제2 이온주입 단계에서 상기 제1 도전형의 반도체 영역을 형성하기 위하여 P를 이온 주입하고,
    상기 제1 이온주입 단계의 도핑 프로파일은 표면으로부터 내부로 도펀트 농도가 증가하는 역행 프로파일 또는 박스형 프로파일이고,
    상기 제2 이온주입 단계에서 제1 반도체 영역의 도핑 프로파일은 표면에서 높은 농도를 가지며 내부에서 농도가 감소하는 것을 특징으로 하는 이중 이온주입 구조의 SiC 반도체 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제2 도전형 웰 영역과 상기 제1 도전형 반도체 영역은 접합(junction)을 형성하고,
    상기 제2 도전형 웰 영역의 농도 프로파일은 상기 접합에서 가장 높은 피크를 갖는 것을 특징으로 하는 이중 이온주입 구조의 SiC 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 도전형 반도체 영역은 소오스 영역이고,
    상기 반도체 소자는 MOSFET인 것을 특징으로 하는 SiC 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 SiC 기판의 배면에 드레인 영역이 형성되는 것을 특징으로 하는 SiC 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    300~773K의 측정 온도 구간에서 측정 온도가 증가함에 따라 비저항값이 증가하는 것을 특징으로 하는 SiC 반도체 소자의 제조 방법.
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