CN108649064B - 一种提高uis雪崩耐量的mosfet及其制备方法 - Google Patents

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Abstract

本发明公开了一种提高UIS雪崩耐量的MOSFET及其制备方法，属于高压电力电子技术领域。包括第二导电类型掺杂的源区、第一导电类型掺杂的基区和半绝缘区，第二导电类型掺杂的源区位于半绝缘区顶部，第一导电类型掺杂的基区位于第二导电类型掺杂的源区和半绝缘区一侧。半绝缘区是先采用离子注入第二导电类型的杂质实现反掺杂形成电中性层，然后依靠离子注入两性杂质元素形成半绝缘区。在没有影响到MOSFET阈值电压、通态电阻等关键参数的基础上，通过减小MOSFET寄生晶体管存在的区域，针对现有技术中MOSFET的雪崩击穿耐量低的问题，它可以大幅提高MOSFET雪崩耐量、鲁棒性、抵御大电流能力、击穿电压和可靠性。

Description

一种提高UIS雪崩耐量的MOSFET及其制备方法
技术领域
本发明涉及高压电力电子技术领域，尤其涉及一种提高UIS雪崩耐量的MOSFET及其制备方法。
背景技术
随着功率变换装置性能要求的不断提高，对承担功率变换功能的功率MOS晶体管器件提出了更高的要求，其中之一是在非箝位感性负载开关过程(UIS)中具有较高的雪崩耐量，也即是具有较高的抗UIS雪崩击穿能力，这是由于UIS条件下储存在感性负载中的能量在关断时要求由功率MOS晶体管全部释放，这时电路中很高的电流应力很容易导致器件失效，因而雪崩击穿耐量的高低是体现功率MOS晶体管性能优劣的重要指标之一。
研究发现MOSFET体内有一个天然的寄生三极管(BJT)，这个BJT由组成图1的MOSFET的第二导电类型掺杂的源区(21)、第一导电类型掺杂的基区(22)、第二导电类型掺杂的漂移层(12)构成，当MOSFET导通时，电流从漂移层(12)到源区(21)流经基区(22)会产生压降，这个压降抬升了BJT的基极电位，使BJT的发射结正偏，从而增加了寄生BJT导通的几率，而BJT的导通，极大增加了MOSFET的漏电流，MOSFET内的温度迅速上升，最后使得MOSFET出现“热奔”而烧毁。现有技术中多从延迟或抑制BJT的导通角度，来提高雪崩耐量。
Kevin Fischer等人在《IEEE TRANSACTIONS ON ELECTRON DEVICES》1996年6月第43卷第6期，发表的论文《Dynamics of Power MOSFET Switching Under UnclampedInductive Loading Conditions》提出了图2所示的带浅P+保护层的DMOSFET结构，这种结构是靠浅P+保护层的高掺杂浓度来降低基区电阻、降低寄生BJT的基极电位，从而抑制或者延迟图1中寄生BJT的导通、消除BJT的二次击穿、提高UIS条件下MOSFET的雪崩耐量和鲁棒性，从而提高MOSFET的可靠性。但不能完全杜绝寄生BJT的开启，也就无法完全避免由于雪崩击穿所带来的器件失效问题，并且高掺杂的窄P+保护层会影响到功率MOS晶体管的阈值电压，不利于功率MOS晶体管的应用。
中国发明专利，授权公告号：CN 102832245 B，授权公告日：2014.12.10；一种具有优化雪崩击穿电流路径的超结MOSFET器件，通过第二导电类型半导体掺杂柱区中嵌入一个掺杂浓度更高的第二导电类型半导体掺杂岛区，同时将金属化源极做成槽型结构、并将第二导电类型半导体掺杂接触区做在金属化源电极两端的沟槽底部并靠近第二导电类型半导体掺杂岛区，使雪崩击穿电流远离寄生BJT的基区，进而改变超结MOSFET器件发生雪崩击穿时雪崩击穿电流路径，从而避免寄生BJT的源极正偏造成BJT开启，从而提高了器件可靠性。该专利需要根据深度、宽度、浓度来具体设计，计算过程繁琐，而且非常高的雪崩击穿电流完全有可能扩散到基区导致寄生BJT的开启，另外，高掺杂岛区的引入会降低功率MOS晶体管器件的击穿电压。
发明内容
1.发明要解决的技术问题
针对现有技术中MOSFET的雪崩击穿耐量低的问题，本发明提供了一种提高UIS雪崩耐量的MOSFET及其制备方法。它可以大幅提高MOSFET雪崩耐量和鲁棒性、大幅提高MOSFET的可靠性。
2.技术方案
为解决上述问题，本发明提供的技术方案为：
一种提高UIS雪崩耐量的MOSFET，包括第二导电类型掺杂的源区、第一导电类型掺杂的基区和半绝缘区，第二导电类型掺杂的源区位于半绝缘区顶部，第一导电类型掺杂的基区位于第二导电类型掺杂的源区和半绝缘区一侧。
优选地，第一导电类型掺杂的基区的深度与第二导电类型掺杂的源区和半绝缘区高度之和相等。
优选地，第二导电类型掺杂的源区的宽度和半绝缘区的宽度一致。确保MOSFET的有效沟道长度不因半绝缘区的引入而发生变化、确保MOSFET的阈值电压、导通电阻、跨导、输出特性等参数不因半绝缘区域的引入而发生变化。
优选地，第一导电类型为P型，第二导电类型为N型；或者第一导电类型为N型，第二导电类型为P型，适用于不同导电沟道的MOSFET使用。
优选地，第一导电类型掺杂的基区和第二导电类型掺杂的源区宽度比为1：1-3。
优选地，所述的MOSFET采用体硅、碳化硅、砷化镓、磷化铟、锗硅等半导体材料制作。可在不同半导体材料制作的MOSFET上推广使用。
一种提高UIS雪崩耐量的MOSFET的制备方法，其步骤为：
A、将第一导电类型的杂质植入到第二导电类型的漂移层内；
B、利用掩膜版的屏蔽作用，在第一导电类型掺杂的基区外侧离子注入第二导电类型的杂质元素，注入浓度与深度与步骤A中离子注入第一导电类型的杂质保持一致，形成电中性区域；
C、在形成电中性区域上继续注入两性杂质元素，形成半绝缘区；
D、在半绝缘区上注入第二导电类型的杂质，形成第二导电类型掺杂的源区；
E、在沟道区域上方生长氧化层，形成绝缘栅；
F、形成MOSFET的源极、栅极、漏极三个金属电极。
优选地，步骤A中注入第一导电类型的杂质，形成的表面浓度为2×1017cm-3。
优选地，步骤A和步骤B中杂质的注入是多次离子注入，形成箱式掺杂分布。
优选地，第一导电类型掺杂的基区和半绝缘区在衬底中的深度为1um。
优选地，第一导电类型掺杂的基区的掺杂浓度为5×1016cm-3～5×1017cm-3之间。
3.有益效果
采用本发明提供的技术方案，与现有技术相比，具有如下有益效果：
(1)本发明是减小寄生BJT存在的区域，也即是减少寄生BJT的数量，只是在沟道区域下面还存在有少量寄生的BJT，但是由于寄生BJT数量的极大减少，从而降低UIS条件下功率MOS晶体管内的电流、限制了温度的升高，MOSFET出现雪崩击穿的时间从理论上的8微秒提高到36微秒，从而为保护电路的介入提供了充足的时间；
(2)功率MOS晶体管的一个关键参数—击穿电压，是由其第一导电类型掺杂的基区、第二导电类型掺杂的漂移层的PN结决定的，本发明是在MOSFET沟道外侧形成半绝缘区域，这时沟道外侧的PN结变成了半绝缘区/第二导电类型掺杂漂移层的结构，这能够将MOSFET的击穿电压提高30％，Kevin Fischer等人的文献并没有改变MOSFET的PN结结构，也即是对击穿电压没有影响；
(3)本发明是在沟道外侧形成半绝缘区域，没有影响到MOSFET的沟道区域，因而不影响MOSFET的阈值电压、沟道电阻、转移特性、输出特性、载流子迁移率、跨导等特性参数；
(4)图1传统结构的MOSFET，源极的金属电极需要覆盖源区和浅保护层，这种做法是短接源区和浅保护层，以便在基区内不产生电势差，也是降低寄生BJT导通的几率、提高鲁棒性的措施之一，本发明是源极电极覆盖整个源区的表面，不过本发明不存在浅保护层，这种做法是分散源区内的导电载流子、匀化电流密度，降低电流集中效应，提高MOSFET的雪崩击穿时间；
(5)本发明在没有影响到MOSFET沟道区域的同时，既能提高MOSFET在UIS条件下的雪崩耐量和鲁棒性，又能提高MOSFET的击穿电压，一举两得；
(6)本发明对基于各种半导体材料制作的MOSFET及其派生器件皆适用，P型或N型也都适用，对于上述不同类型的器件，仅仅是因为器件的结构和名称不同，但是形成带半绝缘层结构、提高雪崩耐量、提高鲁棒性和可靠性、提高击穿电压等方面的工艺方法及其特征是相同的。
附图说明
图1为传统的MOSFET结构及其寄生BJT示意图；
图2为带浅保护层的DMOSFET结构示意图；
图3为本发明的MOSFET结构示意图。
示意图中的标号说明：
11、绝缘栅层，12、第二导电类型掺杂的漂移层，13、第二导电类型掺杂的缓冲层，14、第二导电类型掺杂的衬底，21、第二导电类型掺杂的源区，22、第一导电类型掺杂的基区，221、第二导电类型掺杂的浅保护层，222、半绝缘区，31、源极，32、栅极，33、漏极。
具体实施方式
为进一步了解本发明的内容，结合附图及实施例对本发明作详细描述。
实施例1
结合图2、3，本实施例的一种提高UIS雪崩耐量的MOSFET，包括第二导电类型掺杂的源区21、第一导电类型掺杂的基区22和半绝缘区222，第二导电类型掺杂的源区21位于半绝缘区222顶部，第一导电类型掺杂的基区22位于第二导电类型掺杂的源区21和半绝缘区222一侧。
半绝缘区222的存在，减小寄生BJT存在的区域，也即是减少寄生BJT的数量，只是在沟道区域下面还存在有少量寄生的BJT，但是由于寄生BJT数量的极大减少，从而降低UIS条件下MOSFET内的电流、限制了温度的升高，MOSFET出现雪崩击穿的时间从理论上的8微秒提高到30微秒，增加了电压对电流的时间积分，提高雪崩击穿能量，从而为保护电路的介入提供了充足的时间。
论文《Dynamics of Power MOSFET Switching Under Unclamped InductiveLoading Conditions》是靠浅P+保护层的高掺杂浓度来降低基区电阻、降低寄生BJT的基极电位，从而抑制或者延迟图1中寄生BJT的导通；授权公告号为CN 102832245 B的中国发明专利一种具有优化雪崩击穿电流路径的超结MOSFET器件，通过加入第二导电类型半导体掺杂岛区，以及对器件本身结构的改造，使雪崩击穿电流远离寄生BJT的基区，进而改变超结MOSFET器件发生雪崩击穿时雪崩击穿电流路径，从而避免寄生BJT的源极正偏造成BJT开启，从而提高了器件可靠性。以上两篇文献解决问题的思路一致：从BJT的导通与否出发，降低MOSFET的漏电流；而本发明抛弃了以上思路，不考虑BJT的导通与否，在现有技术方案没有给出任何技术启示的情况下，为解决器件耐雪崩量低的问题，引入半绝缘区222，从减少寄生BJT数量的角度出发，降低MOSFET的漏电流，来提高雪崩耐量，且对器件的其他性能方面带来了意想不到的技术效果。
将传统结构的第一导电类型掺杂的基区分为能够形成导电沟道的第一导电类型掺杂的基区22和半绝缘区222。击穿电压是MOSFET的一个关键参数，由其第一导电类型掺杂的基区、第二导电类型掺杂的漂移层的PN结决定的，本发明是在MOSFET沟道外侧形成半绝缘区222，这时沟道外侧的PN结变成了半绝缘区222/第二导电类型掺杂漂移层12的结构，这能够将MOSFET的击穿电压提高30％。
半绝缘区222没有破坏能够形成导电沟道的第一导电类型掺杂的基区22，因而不影响MOSFET的阈值电压、跨导、导通电阻等关键参数。在没有影响到MOSFET沟道区域的同时，既能提高MOSFET在UIS条件下的雪崩耐量和鲁棒性，又能提高MOSFET的击穿电压，一举两得。
实施例2
结合图2、3，本实施例的一种提高UIS雪崩耐量的MOSFET，在实施例1的基础上进一步改进，第一导电类型掺杂的基区22的深度与第二导电类型掺杂的源区21和半绝缘区222高度之和相等。第一导电类型掺杂的基区22与第二导电类型掺杂的源区21宽度比为1：1-3。具体应用时，可以选择1：1；1：2；1：3；1：1.5；1：2.8等数值。
精确控制第一导电类型掺杂的基区22所形成的导电沟道的有效宽度，不因半绝缘区222的引入而发生变化，确保MOSFET的阈值电压、导通电阻、跨导、输出特性等参数不因半绝缘区222的引入而发生变化。在没有影响到MOSFET沟道区域的同时，既能提高MOSFET在UIS条件下的雪崩耐量和鲁棒性，又能提高MOSFET的击穿电压，一举两得。
实施例3
结合图2、3，本实施例的一种提高UIS雪崩耐量的MOSFET，在实施例1、2的基础上进一步改进，第二导电类型掺杂的源区21的宽度和半绝缘区222的宽度一致。
确保MOSFET的有效沟道长度不因半绝缘区222的引入而发生变化、确保MOSFET的阈值电压、导通电阻、跨导、输出特性等参数不因半绝缘区域的引入而发生变化。
实施例4
结合图2、3，本实施例的一种提高UIS雪崩耐量的MOSFET，在实施例1、2、3的基础上进一步改进，第一导电类型为P型，第二导电类型为N型；或者第一导电类型为N型，第二导电类型为P型。适用于不同导电沟通的MOSFET使用。
实施例5
结合图2、3，本实施例的一种提高UIS雪崩耐量的MOSFET，在实施例1、2、3、4的基础上进一步改进，所述的MOSFET采用体硅、碳化硅、砷化镓、磷化铟、锗硅等半导体材料制作。可在不同半导体材料制作的MOSFET上推广使用。
基于各种半导体材料制作的MOSFET及其派生器件皆适用，P型或N型也都适用，对于上述不同类型的器件，仅仅是因为器件的结构和名称不同，但是形成这种半绝缘层结构、提高雪崩耐量、提高鲁棒性和可靠性、提高击穿电压等方面的工艺方法及其特征是相同的。
实施例6
结合图2、3，本实施例的一种提高UIS雪崩耐量的MOSFET的制备方法，可用于制备实施例1、2、3、4、5中的一种提高UIS雪崩耐量的MOSFET，其步骤为：
A、将第一导电类型的杂质植入到第二导电类型的漂移层12内；为第一导电类型掺杂的基区22和电中性区域预留空间；
B、继续注入第二导电类型的杂质元素，形成电中性区域；
在预设的第一导电类型掺杂的基区22外侧，注入第二导电类型的杂质元素，与步骤A中植入的第一导电类型的杂质中和，形成电中性区域为半绝缘区222的形成做准备；
C、在形成电中性区域上继续注入两性杂质元素，形成半绝缘区222；
D、在半绝缘区222上注入第二导电类型的杂质，形成第二导电类型掺杂的源区21；
E、形成绝缘栅11；
F、形成MOSFET的源极31、栅极32、漏极33三个金属电极。
实施例7
结合图2、3，本实施例的一种提高UIS雪崩耐量的MOSFET的制备方法，可用于制备实施例1、2、3、4、5中的一种提高UIS雪崩耐量的MOSFET，与实施例6相比，不同之处在于：
步骤A采用离子注入工艺将第一导电类型的杂质植入到第二导电类型的漂移层12内。
步骤B利用掩膜版的屏蔽作用，在第一导电类型掺杂的基区22外侧离子注入第二导电类型的杂质元素，注入浓度与深度与步骤A中离子注入第一导电类型的杂质保持一致，以便中和第一导电类型的杂质，形成电中性区域；并采用高温激活的形式中和该区域第一导电类型的载流子来形成电中性区域，随后采用离子注入两性杂质元素形成半绝缘区222。
步骤C注入的两性杂质元素的深度和电中性区域一致，确保形成尺寸形状确定的半绝缘区222；步骤A、B和C中离子注入后，在惰性气体的保护下、适当温度下退火。
步骤E在沟道区域上方生长氧化层，形成绝缘栅11；步骤F采用镀膜工艺和金属剥离工艺，形成MOSFET的源极31、栅极32、漏极33三个金属电极。
实施例8
结合图2、3，本实施例的一种提高UIS雪崩耐量的MOSFET的制备方法，可用于制备实施例1、2、3、4、5中的一种提高UIS雪崩耐量的MOSFET，与实施例6、7相比，不同之处在于：步骤A中注入第一导电类型的杂质，形成的表面浓度为2×1017cm-3。
取得3.5V左右的阈值电压，满足正常功率变换器装置的需求。表面杂质元素浓度用来决定阈值电压的，正常器件的阈值电压一般是3-5V，太低了会引起误触发，太高了会增加导通损耗和驱动损耗。
实施例9
结合图2、3，本实施例的一种提高UIS雪崩耐量的MOSFET的制备方法，可用于制备实施例1、2、3、4、5中的一种提高UIS雪崩耐量的MOSFET，与实施例6、7、8相比，不同之处在于：步骤A和步骤B中杂质的注入是多次离子注入，形成箱式掺杂分布。
步骤A、B和C中的杂质元素注入工艺均采用离子注入工艺；且杂质的注入是多次离子注入，形成箱式掺杂分布，离子注入后，在惰性气体的保护下、适当温度下退火。
离子注入是半导体工艺中最常见、也是本发明最合适的掺杂方式，扩散也是半导体掺杂的常见方式，但是在外延片上实现步骤A、B、C中的掺杂，离子注入是效果最好、时间最省的方式，尤其是最适合制备大功率器件的第三代半导体材料碳化硅，扩散工艺几乎不可行，必须是高能离子注入才能实现步骤A、B和C中的杂质元素注入。
单次的离子注入所形成的半导体掺杂往往是高斯分布，多次离子注入一般形成箱式分布，购买回来的外延片的第二导电类型半导体掺杂的漂移层12中第二导电类型的掺杂分布往往是均匀的，所以步骤A中只有采用多次离子注入形成的箱式掺杂才能彻底中和第二导电类型半导体掺杂的漂移层12中的均匀掺杂。进一步地，步骤B中采用的也是多次离子注入工艺，这样形成的绝缘区222和第二导电类型半导体掺杂的漂移层12构成绝缘强度更高的绝缘层/第二导电类型半导体掺杂的漂移层12的结构，有利于提高器件的阻断电压。离子注入后必须退火来激活注入的离子，否则就不会形成活性的掺杂，也就是起不到任何效果；温度一般是几百度，不同的衬底材料，温度是不一样的。
实施例10
结合图2、3，本实施例的一种提高UIS雪崩耐量的MOSFET的制备方法，可用于制备实施例1、2、3、4、5中的一种提高UIS雪崩耐量的MOSFET，与实施例6、7、8、9相比，不同之处在于：第一导电类型掺杂的基区22和半绝缘区222在衬底中的深度为1um。
半绝缘区222的深度同时还受到离子注入工艺的限制，两者一起确保MOSFET的有效沟道长度不因半绝缘区222的引入而发生变化、确保MOSFET的阈值电压、导通电阻、跨导、输出特性等参数不因半绝缘区域的引入而发生变化。
实施例11
结合图2、3，本实施例的一种提高UIS雪崩耐量的MOSFET的制备方法，可用于制备实施例1、2、3、4、5中的一种提高UIS雪崩耐量的MOSFET，与实施例6、7、8、9、10相比，不同之处在于：第一导电类型掺杂的基区22的掺杂浓度为5×1016cm-3～5×1017cm-3之间，具体应用时，可以选择控制第一导电类型掺杂的基区22的掺杂浓度为5×1016cm-3、6×1016cm-3、1×1017cm-3、2×1017cm-3、3×1017cm-3、4×1017cm-3、5×1017cm-3等数值，这个浓度参数用来决定MOSFET的阈值电压。
第二导电类型半导体掺杂的源区21的掺杂浓度，一般都是高浓度的，(1-5)×1019cm-3左右，具体应用时，掺杂浓度可以选择1×1019cm-3、2×1019cm-3、3×1019cm-3、4×1019cm-3、5×1019cm-3、1.5×1019cm-3、2.4×1019cm-3等数值，可以减小MOSFET器件欧姆接触电阻、增加发射效率。
实施例12
本实施例是提供了一种提高UIS雪崩耐量的N沟道MOSFET及其制备方法，结合图3，一种提高UIS雪崩耐量的N沟道MOSFET，第二导电类型掺杂的漂移层12、第二导电类型掺杂的缓冲层13、第二导电类型掺杂的衬底14和漏极33依次连接，第二导电类型掺杂的漂移层12对称设有半绝缘区222和第一导电类型掺杂的基区22，半绝缘区222顶部设有第二导电类型掺杂的源区21，第一导电类型掺杂的基区22和第二导电类型掺杂的漂移层12顶部设有绝缘栅层11，绝缘栅层11顶部设有栅极32，第二导电类型掺杂的源区21顶部设有源极31。
其中，半绝缘区222的宽度与第二导电类型掺杂的源区21的宽度一致，第一导电类型掺杂的基区22的深度与半绝缘区222和第二导电类型掺杂的源区21的深度之和相等。第一导电类型掺杂的基区22与第二导电类型掺杂的源区21宽度比为1：1-3。
第一导电类型为P型，注入三价元素硼或者铝，第二导电类型为N型，注入五价元素氮或者磷，MOSFET采用体硅、碳化硅、砷化镓、磷化铟、锗硅半导体材料中的一种材料制作的。
一种提高UIS雪崩耐量的N沟道MOSFET的制备方法，其制备步骤如下：
1)选择N型SiC外延片，由掺杂浓度为5×1017cm-3的N型衬底(对应为第二导电类型掺杂的衬底14)、3×1018cm-3的N+缓冲层(对应为第二导电类型掺杂的缓冲层13)、1×1016cm-3的N-漂移层(对应为第二导电类型掺杂的漂移层12)组成；
2)在SiC外延片上采用三次室温下的离子注入工艺注入硼离子或铝离子形成P基区，注入硼离子或铝离子剂量的范围为1×1010～1×1014cm-2，具体应用时，可选择离子剂量为：1×1010cm-2、2×1011cm-2、1×1012cm-2、1×1013cm-2、1×1014cm-2等数值。
离子注入后，在氩气保护、外延层(对应为第二导电类型掺杂的漂移层12)表面覆盖碳膜的真空条件下退火，退火温度为1500℃、时间30分钟左右，充分保证注入的硼离子或铝离子激活并且没有挥发逃逸；
3)半绝缘区222的形成；
a、利用掩膜版的屏蔽作用，在沟道区域(对应为第一导电类型掺杂的基区22)外侧注入与步骤2)中形成P基区同样浓度和深度的五价元素氮或者磷，即浓度为1×1010～1×1014cm-2，形成电中性区域；
b、在形成的电中性区域上继续离子注入两性掺杂剂—钒，形成半绝缘区222，注入两性掺杂剂的深度和电中性区域一致；
c、在半绝缘区222上采用三次室温下的离子注入工艺注入五价元素氮或者磷，形成MOS晶体管的源区(对应为第二导电类型掺杂的源区21)，注入能量在10keV到50keV之间，具体应用时可以为：10keV、50keV、150keV等数值。离子注入后，在氩气保护、外延层表面覆盖碳膜的真空条件下退火，退火温度为1500℃、时间30分钟左右，充分保证注入的氮离子或者磷离子激活并且没有挥发逃逸。
4)在沟道区域上方生长氧化层，形成MOSFET的氧化层(对应为绝缘栅层11)；
5)欧姆电极的制备；
利用磁控溅射工艺在掩膜版的保护下在SiC外延片上镀上金属层，形成图3中的源极31、栅极32和漏极33，随后在退火炉中利用氩气作为保护气体、温度为1160℃、时间为6分钟的快速退火，形成性能良好的欧姆接触。
采用本发明制备到的MOSFET的雪崩击穿时间为30微秒，击穿电压提高30％，提高了UIS雪崩耐量。
实施例13
本实施例是提供了一种提高UIS雪崩耐量的P沟道MOSFET及其制备方法，结合图3，结构同实施例12中的一种提高UIS雪崩耐量的N沟道MOSFET类似，第一导电类型为N型，注入五价元素氮或者磷，第二导电类型为P型，注入三价元素硼或者铝，MOSFET采用体硅、碳化硅、砷化镓、磷化铟、锗硅半导体材料中的一种材料制作的。
一种提高UIS雪崩耐量的P沟道MOSFET的制备方法，其制备步骤如下：
1)选择P型SiC外延片，由掺杂浓度为5×1017cm-3的P型衬底(对应为第二导电类型掺杂的衬底14)、3×1018cm-3的P+缓冲层(对应为第二导电类型掺杂的缓冲层13)、1×1016cm-3的P-漂移层(对应为第二导电类型掺杂的漂移层12)组成；
2)在SiC外延片上采用三次室温下的离子注入工艺注入氮或者磷形成N基区，注入氮或者磷剂量的范围为1×1010～1×1014cm-2，具体应用时，可选择离子剂量为：1×1010cm-2、2×1011cm-2、1×1012cm-2、1×1013cm-2、1×1014cm-2等数值。离子注入后，在氩气保护、外延层(对应为第二导电类型掺杂的漂移层12)表面覆盖碳膜的真空条件下退火，退火温度为1500℃、时间30分钟左右，充分保证注入的氮或者磷激活并且没有挥发逃逸；
3)半绝缘区222的形成；
a、利用掩膜版的屏蔽作用，在沟道区域(对应为第一导电类型掺杂的基区22)外侧注入与步骤2中形成P基区同样浓度和深度的硼或者铝，形成电中性区域；
b、在形成的电中性区域上继续离子注入两性掺杂剂—钒，形成半绝缘区222，注入两性掺杂剂的深度和电中性区域一致；
c、在半绝缘区222上采用三次室温下的离子注入工艺注入硼或者铝，形成MOSFET晶体管的源区(对应为第二导电类型掺杂的源区21)，注入能量在10keV到50keV之间，离子注入后，在氩气保护、外延层表面覆盖碳膜的真空条件下退火，退火温度为1500℃、时间30分钟左右，充分保证注入的硼或者铝激活并且没有挥发逃逸。
4)在沟道区域上方生长氧化层，形成MOSFET的氧化层(对应为绝缘栅层11)；
5)欧姆电极的制备；
利用磁控溅射工艺在掩膜版的保护下在SiC外延片上镀上金属层，形成图3中的源极31、栅极32和漏极33，随后在退火炉中利用氩气作为保护气体、温度为1160℃、时间为6分钟的快速退火，形成性能良好的欧姆接触。
采用本发明制备到的MOSFET的雪崩击穿时间为30微秒，击穿电压提高30％，提高UIS雪崩耐量。

Claims (8)

1.一种提高UIS雪崩耐量的MOSFET，其特征在于，包括第二导电类型掺杂的源区(21)、第一导电类型掺杂的基区(22)和半绝缘区(222)，第二导电类型掺杂的源区(21)位于半绝缘区(222)顶部，第一导电类型掺杂的基区(22)位于第二导电类型掺杂的源区(21)和半绝缘区(222)一侧；第一导电类型掺杂的基区(22)的深度与第二导电类型掺杂的源区(21)和半绝缘区(222)高度之和相等；第二导电类型掺杂的源区(21)的宽度和半绝缘区(222)的宽度一致。
2.根据权利要求1所述的一种提高UIS雪崩耐量的MOSFET，其特征在于，第一导电类型为P型，第二导电类型为N型；或者第一导电类型为N型，第二导电类型为P型。
3.根据权利要求1所述的一种提高UIS雪崩耐量的MOSFET，其特征在于，第一导电类型掺杂的基区(22)和第二导电类型掺杂的源区(21)宽度比为1：1-3。
4.根据权利要求1-3任一项所述的一种提高UIS雪崩耐量的MOSFET，其特征在于，所述的MOSFET采用体硅、碳化硅、砷化镓、磷化铟或锗硅半导体材料制作。
5.一种提高UIS雪崩耐量的MOSFET的制备方法，其特征在于：
A、将第一导电类型的杂质植入到第二导电类型的漂移层(12)内；
B、在第一导电类型掺杂的基区(22)外侧离子注入第二导电类型的杂质元素，形成电中性区域；
C、在形成电中性区域上继续注入两性杂质元素，形成半绝缘区(222)；
D、在半绝缘区(222)上注入第二导电类型的杂质，形成第二导电类型掺杂的源区(21)；
E、在沟道区域上方生长氧化层，形成绝缘栅(11)；
F、形成MOSFET的源极(31)、栅极(32)、漏极(33)三个金属电极。
6.根据权利要求5所述的一种提高UIS雪崩耐量的MOSFET的制备方法，其特征在于，步骤B中注入第二导电类型的杂质元素浓度与深度与步骤A中离子注入第一导电类型的杂质保持一致。
7.根据权利要求5所述的一种提高UIS雪崩耐量的MOSFET的制备方法，其特征在于，步骤A和步骤B中杂质的注入是多次离子注入，形成箱式掺杂分布。
8.根据权利要求5所述的一种提高UIS雪崩耐量的MOSFET的制备方法，其特征在于，第一导电类型掺杂的基区(22)的掺杂浓度为5×1016cm-3～5×1017cm-3之间。
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