WO2014196164A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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竹内　有一
巨裕 鈴木
森本　淳
成雅 副島
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株式会社デンソー
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    • H01L21/041—Making n- or p-doped regions

Definitions

  • the present disclosure relates to a silicon carbide (hereinafter referred to as SiC) semiconductor device having a vertical MOSFET having a trench gate structure and a method for manufacturing the same.
  • SiC silicon carbide
  • a gate voltage is applied to the gate electrode in the trench to form a channel in the p-type base region located on the side surface of the trench, and between the drain and source through this channel.
  • the operation of passing a current through is performed.
  • the on-resistance and device breakdown voltage are highly dependent on the impurity concentration of the p-type base region. That is, if the impurity concentration of the p-type base region is lowered, the channel mobility can be increased and the channel resistance can be reduced and the on-resistance can be reduced. However, the drain-source breakdown voltage is lowered due to the punch-through phenomenon, and the device breakdown voltage is reduced. Will fall. For this reason, it is essentially difficult to achieve both high channel mobility and device breakdown voltage.
  • Patent Document 1 proposes an SiC semiconductor device in which a low-concentration n-type thin film layer is formed on the entire side surface of a trench in a vertical MOSFET having a trench gate structure.
  • This SiC semiconductor device is formed using a semiconductor substrate in which an n ⁇ type drift layer and a p type base region are sequentially formed on an n + type substrate.
  • An n + type source region is formed in the surface layer portion of the p type base region, and a trench is formed so as to penetrate the n + type source region and the p type base region.
  • An n-type thin film layer is provided on the side surface of the trench, and a gate electrode is provided on the surface of the n-type thin film layer via a gate insulating film.
  • a source electrode electrically connected to an n + type source region or the like is provided on the front surface side of the semiconductor substrate, and a drain electrode electrically connected to the n + type substrate is provided on the back surface side of the semiconductor substrate.
  • a vertical MOSFET having a trench gate structure is formed.
  • a channel is formed in the n-type thin film layer, and a current flows between the drain and the source through the n-type thin film layer. Accordingly, since channel mobility can be set based on the impurity concentration of the n-type thin film layer, the channel mobility can be increased to reduce the on-resistance, and the impurity concentration of the p-type base region can be reduced without taking the channel mobility into consideration. Therefore, the device breakdown voltage can be secured.
  • An object of the present disclosure is to provide a silicon carbide semiconductor device having a vertical MOSFET having a trench gate structure capable of reducing an on-resistance and securing a device withstand voltage and obtaining a high threshold voltage, and a method for manufacturing the same.
  • a silicon carbide semiconductor device includes a vertical MOSFET having a semiconductor substrate, a base region, a source region, a trench gate structure, a source electrode, and a drain electrode.
  • the semiconductor substrate is made of silicon carbide of the first conductivity type, has a high concentration impurity layer on the back surface side, and has a drift layer having a lower impurity concentration than the high concentration impurity layer on the front surface side.
  • the base region is formed on the drift layer and is made of silicon carbide.
  • the source region is formed in an upper layer portion of the base region, and is composed of first conductivity type silicon carbide having a higher impurity concentration than the drift layer.
  • the trench gate structure includes a trench formed deeper than the base region from the surface of the source region, a gate insulating film formed on an inner wall surface of the trench, and a gate formed on the gate insulating film.
  • the source electrode is electrically connected to the source region.
  • the drain electrode is electrically connected to the high concentration impurity layer on the back side of the semiconductor substrate.
  • the base region is formed by stacking a high concentration base region and a low concentration base region having a second conductivity type impurity concentration lower than that of the high concentration base region.
  • the high concentration base region and the low concentration base region are in contact with the side surface of the trench.
  • the silicon carbide semiconductor device has the vertical MOSFET having the trench gate structure, can reduce the on-resistance and ensure the element withstand voltage, and can obtain a high threshold voltage.
  • the silicon carbide semiconductor device is configured of silicon carbide of the first conductivity type, has a high concentration impurity layer on the back surface side, and is higher than the high concentration impurity layer on the front surface side.
  • a semiconductor substrate having a drift layer with a low impurity concentration is prepared.
  • a base region made of silicon carbide is formed on the drift layer.
  • a source region made of silicon carbide of the first conductivity type having a higher impurity concentration than the drift layer is formed in the upper layer portion of the base region.
  • a trench is formed from the surface of the source region to deeper than the base region.
  • a trench insulating structure is formed by forming a gate insulating film on the inner wall surface of the trench and forming a gate electrode on the gate insulating film.
  • a source electrode electrically connected to the source region is formed.
  • a drain electrode electrically connected to the high concentration impurity layer on the back surface side of the semiconductor substrate is formed.
  • a high concentration base region and a low concentration base region having a second conductivity type impurity concentration lower than that of the high concentration base region are stacked.
  • the high concentration base region and the low concentration base region are in contact with the side surface of the trench by forming the trench deeper than the base region.
  • the above-described manufacturing method can manufacture a silicon carbide semiconductor device having a vertical MOSFET having a trench gate structure that can reduce on-resistance and ensure a device withstand voltage and obtain a high threshold voltage.
  • FIG. 1 is a cross-sectional view of a SiC semiconductor device including a vertical MOSFET having an inverted trench gate structure according to a first embodiment of the present disclosure.
  • FIG. 2 is a graph showing a p-type impurity concentration profile in the base region.
  • 3 (a) to 3 (f) are cross-sectional views showing manufacturing steps of the SiC semiconductor device shown in FIG.
  • FIG. 4 is a time chart showing the temperature and gas introduction profile in the step of forming the base region.
  • FIG. 5 is a cross-sectional view of a SiC semiconductor device including a vertical MOSFET having an inverted trench gate structure according to a second embodiment of the present disclosure.
  • FIG. 6 is a cross-sectional view of a SiC semiconductor device including a vertical MOSFET having an inverted trench gate structure according to a third embodiment of the present disclosure.
  • FIG. 7 is a cross-sectional view of an SiC semiconductor device including a vertical MOSFET having an inverted trench gate structure according to a fourth embodiment of the present disclosure.
  • the SiC semiconductor device shown in FIG. 1 has a structure in which a vertical MOSFET having a trench gate structure is formed in a cell region, and an outer peripheral breakdown voltage structure is provided in an outer peripheral region surrounding the cell region.
  • the SiC semiconductor device is a semiconductor in which an n ⁇ type drift layer 2 made of SiC having a lower impurity concentration than the n + type substrate 1 is formed on the surface side of the n + type substrate 1 constituting the high concentration impurity layer made of SiC. It is formed using a substrate.
  • the n + -type substrate 1 has an n-type impurity concentration of 1.0 ⁇ 10 19 / cm 3
  • the n ⁇ -type drift layer 2 has an n-type impurity concentration of 0.5 to 2.0 ⁇ 10 16 / cm, for example. cm 3 .
  • Base region 3 is formed in the upper layer portion of n ⁇ type drift layer 2.
  • the base region 3 is composed of p-type SiC having a higher impurity concentration than the n ⁇ -type drift layer 2, and a high-concentration base region 3 a having a relatively high p-type impurity concentration,
  • a low-concentration base region 3b having a lower p-type impurity concentration is sequentially stacked.
  • the high concentration base region 3a has, for example, a p-type impurity concentration of 5 ⁇ 10 17 / cm 3 or more, for example, 1 ⁇ 10 18 / cm 3, and a thickness of 30 to 200 nm.
  • the low concentration base region 3b has, for example, a p-type impurity concentration of 1.0 ⁇ 10 16 / cm 3 or less and a thickness of 0.5 to 1.5 ⁇ m.
  • the base region 3 is configured as a concentration profile of p-type impurities (Al: aluminum) shown in FIG. That is, as shown in FIG.
  • the low-concentration base region 3b is formed so that the p-type impurity concentration is about 2.5 ⁇ 10 17 / cm 3 from the surface of the base region 3 to a depth of about 1.3 ⁇ m. Forming. Then, the doping amount of the p-type impurity is increased in a pulse manner at a depth of about 1.3 to 1.4 ⁇ m from the surface of the base region 3 so that the p-type impurity concentration is about 5 ⁇ 10 17 / cm 3. Thus, the high concentration base region 3a is formed.
  • n + type source region 4 is formed in the upper layer portion of the base region 3. Further, through the n + -type n + -type source region 4 and the base region 3 from the surface of the source region 4, n - is the p + type SiC layer 5 to reach the type drift layer 2 is formed.
  • the n + -type source region 4 is disposed on both sides of a trench gate structure to be described later, and the p + -type SiC layer 5 is located on the opposite side of the trench gate structure with the n + -type source region 4 interposed therebetween than the trench gate structure. It is formed to a deep position.
  • the n + -type source region 4 has an n-type impurity concentration in the surface layer portion of, for example, 2.5 ⁇ 10 18 to 1.0 ⁇ 10 19 / cm 3 and a thickness of about 0.5 ⁇ m.
  • the p + -type SiC layer 5 has a higher impurity concentration than the base region 3, and the p-type impurity concentration is, for example, 1.0 ⁇ 10 17 to 1.0 ⁇ 10 19 / cm 3 .
  • the p + type SiC layer 5 is formed to serve both as a p + type deep layer and a p + type contact region.
  • a trench 6 having a longitudinal direction in the plane of the drawing as a longitudinal direction is formed so as to penetrate the base region 3 and the n + type source region 4 and reach the n ⁇ type drift layer 2.
  • the high-concentration base region 3a, the low-concentration base region 3b, and the n + -type source region 4 in the base region 3 are arranged so as to be in contact with the side surface of the trench 6.
  • a surface layer portion of the base region 3 located between the n + type source region 4 and the n ⁇ type drift layer 2 is used as a channel region, and a gate insulating film is formed on the inner wall surface of the trench 6 including the channel region. 7 is formed.
  • a gate electrode 8 made of doped Poly-Si is formed on the surface of the gate insulating film 7, and the trench 6 is filled with the gate insulating film 7 and the gate electrode 8.
  • a trench gate structure is configured.
  • This trench gate structure is extended with the vertical direction in FIG. 1 as the longitudinal direction, and a plurality of trench gate structures are arranged in the left-right direction in FIG. 1 to form a stripe shape.
  • the n + type source region 4 and the p + type SiC layer 5 described above also have a layout structure extending along the longitudinal direction of the trench gate structure.
  • a source electrode 9 and a gate wiring are formed on the surface of the n + type source region 4 and the p + type SiC layer 5 and the surface of the gate electrode 8.
  • the source electrode 9 and the gate wiring are composed of a plurality of metals (for example, Ni / Al).
  • a portion in contact with at least n-type SiC (specifically, n + -type source region 4 or gate electrode 8 in the case of n-type doping) among the plurality of metals is made of a metal capable of ohmic contact with n-type SiC. ing.
  • the source electrode 9 and the gate wiring are electrically insulated by being formed on an interlayer insulating film (not shown).
  • the source electrode 9 is in electrical contact with the n + type source region 4 and the p + type SiC layer 5 through the contact hole formed in the interlayer insulating film, and the gate wiring is in electrical contact with the gate electrode 8. It has been.
  • n + -type substrate 1 electrically connected to a drain electrode 10 are formed.
  • an n-channel type inverted MOSFET having a trench gate structure is formed.
  • the SiC semiconductor device concerning this embodiment is comprised by providing the outer peripheral pressure
  • the base region 3 is constituted by the high concentration base region 3a and the low concentration base region 3b, and a channel is formed by the high concentration base region 3a and the low concentration base region 3b. Therefore, the following effects can be obtained.
  • the high-concentration base region 3a since the high-concentration base region 3a is provided, it is possible to suppress the spread of the depletion layer in the base region 3. For this reason, it is possible to prevent the base region 3 from being completely depleted and punching through, thereby ensuring the element breakdown voltage and preventing the gate insulating film 7 at the bottom of the trench 6 from being deteriorated. Further, since the threshold voltage depends on the p-type impurity concentration of the high-concentration base region 3a, it is possible to obtain a high threshold voltage.
  • the base region 3 is not composed of the high-concentration base region 3a but includes the low-concentration base region 3b, the channel mobility can be increased in the low-concentration base region 3b. For this reason, even if the high-concentration base region 3a is provided, the on-resistance can be reduced. Therefore, it is possible to obtain a vertical MOSFET having a trench gate structure that can reduce the on-resistance and ensure the element withstand voltage and obtain a high threshold voltage.
  • the presence of the high concentration base region 3a enhances the effect of extracting carriers generated from the junction between the n ⁇ -type drift layer 2 and the base region 3 at the time of off, so that the drain leakage current can be reduced. That is, the higher the p-type impurity concentration in the portion of the base region 3 that is in contact with the n ⁇ -type drift layer 2 is, the higher the carrier extraction effect at these junctions is. It becomes the high concentration base region 3a. Therefore, the effect of extracting carriers generated from the junction between the n ⁇ type drift layer 2 and the base region 3 can be enhanced as compared with the case where the base region 3 is entirely composed of the low-concentration base region 3 b.
  • the high-concentration base region 3 a is formed in the entire lower layer portion of the base region 3, it can be brought into contact with the n ⁇ type drift layer 2 in a wider range, and this is connected to the p + type SiC layer 5. Therefore, it can be extracted through the p + type SiC layer 5. Therefore, it is possible to further enhance the carrier pulling effect.
  • the base region 3 that are in contact with the n ⁇ type drift layer 2 are high concentration base regions 3a having a high p type impurity concentration, the PN between the n ⁇ type drift layer 2 and the base region 3 The rising voltage when a current flows through the built-in diode formed by the junction can be reduced. For this reason, the on-voltage of the built-in diode is reduced, and it is possible to reduce the loss during the synchronous rectification drive using the built-in diode positively.
  • the depletion layer extending from the high-concentration base region 3a side to the n ⁇ -type drift layer 2 side can prevent the equipotential lines from entering below the trench gate structure. For this reason, the electric field concentration applied to the gate insulating film 7 on the bottom surface of the trench 6 can be relaxed, and the life of the gate insulating film 7 and the reverse bias life can be improved.
  • a so-called epi substrate in which an n ⁇ type drift layer 2 made of SiC is epitaxially grown on the surface of an n + type substrate 1 made of SiC is prepared as a semiconductor substrate.
  • the base region 3 is formed on the surface of the n ⁇ type drift layer 2 using an epitaxial growth apparatus (not shown), and the n + type source region 4 is further formed on the surface of the base region 3.
  • the process of forming is performed in order. Specifically, as shown in FIG. 4, first, a dopant gas containing a p-type impurity is introduced together with the SiC source gas through a temperature raising period for raising the temperature in the epitaxial growth apparatus.
  • SiC source gas for example, silane (SiH 4 ) as a Si source, propane (C 3 H 8 ) as a C source, or the like can be used.
  • a dopant gas for forming the base region 3 trimethylaluminum (TMA) containing p-type impurities is used.
  • a pulse doping period in which the introduction amount of TMA is increased in a pulse manner as compared with the formation of the low-concentration base region 3b, and the doping amount of the p-type impurity in the epitaxial growth layer is Try to increase.
  • the Si / C ratio is adjusted by increasing the amount of propane introduced so that the C ratio is higher than that when forming the low-concentration base region 3b, the p-type impurity in the epitaxial growth layer is further increased.
  • the amount of doping can be increased.
  • the pulse doping period the amount of TMA introduced and the Si / C ratio are returned to the steady growth state, and the low concentration base region 3b is formed during the steady growth period. In this way, the base region 3 having the high concentration base region 3a and the low concentration base region 3b is formed.
  • the dopant gas introduced into the epitaxial growth apparatus is changed, and then the n + type source region 4 is formed.
  • nitrogen (N 2 ) containing n-type impurities is used as the dopant gas. In this way, the step of forming the n + type source region 4 on the surface of the base region 3 is performed.
  • the formation position of the p + type SiC layer 5 in the mask material is determined by photolithography. Open. Then, by performing anisotropic etching such as reactive ion etching (RIE) with the mask material arranged, a trench is formed at a position where the p + -type SiC layer 5 is to be formed. Thereafter, the mask material is removed, and a p + -type layer is formed on the entire surface of the n + -type source region 4 including the inside of the trench using the epitaxial growth apparatus again.
  • the SiC source gas and dopant gas used at this time are the same as those in the step of forming the base region 3, and the gas introduction amount is adjusted according to the impurity concentration of the p + -type SiC layer 5.
  • n + type source region 4 is exposed by planarization by grinding, chemical mechanical polishing (CMP), or the like.
  • CMP chemical mechanical polishing
  • a mask material (not shown) is arranged on the surface of the n + type source region 4 and the p + type SiC layer 5, and then the trench 6 of the mask material is formed by photolithography. Open the planned position. Then, the trench 6 is formed in the cell region by performing anisotropic etching such as RIE with the mask material disposed. Thereafter, the mask material is removed.
  • hydrogen etching is performed by heat treatment in a hydrogen atmosphere under a reduced pressure of 1600 ° C. or more, for example, a high-temperature hydrogen atmosphere at 1625 ° C. and 2.7 ⁇ 10 4 Pa (200 Torr).
  • a hydrogen atmosphere under a reduced pressure of 1600 ° C. or more, for example, a high-temperature hydrogen atmosphere at 1625 ° C. and 2.7 ⁇ 10 4 Pa (200 Torr).
  • a doped Poly-Si layer is formed on the surface of the gate insulating film 7, and this doped Poly-Si layer is patterned.
  • the gate electrode 8 is formed while remaining in the trench 6.
  • the subsequent steps are the same as in the prior art. That is, a step of forming an interlayer insulating film, a step of forming a contact hole by photo-etching, a step of forming a source electrode 9 and a gate wiring layer by patterning after depositing an electrode material, a drain on the back surface of the n + type substrate 1 A process of forming the electrode 10 is performed. Thereby, the SiC semiconductor device in which the vertical MOSFET having the trench gate structure shown in FIG. 1 is provided in the cell region is completed.
  • the base region 3 is configured by the high-concentration base region 3a and the low-concentration base region 3b. . For this reason, it is possible to obtain a vertical MOSFET having a trench gate structure that can reduce the on-resistance and ensure the element withstand voltage and obtain a high threshold voltage.
  • the p + type SiC layer 5 of this embodiment functions as a p + type contact region, but unlike the first embodiment, the p + type SiC layer 5 is not deep enough to be in contact with the high-concentration base region 3a. For this reason, among the effects described in the first embodiment, the carrier extraction effect at the time of OFF cannot be sufficiently obtained. Therefore, the structure of the first embodiment has a higher effect of reducing the drain leakage current at the off time.
  • the p + -type SiC layer 5 is divided into two in the depth direction. Specifically, a lower layer portion 5a formed from the surface of n ⁇ type drift layer 2 to a position deeper than the trench gate structure, and an upper layer formed so as to reach base region 3 from the surface of n + type source region 4 It has the structure which has the part 5b.
  • the lower layer portion 5a serves as a p + type deep layer
  • the upper layer portion 5b serves as a p + type contact layer.
  • the p + -type SiC layer 5 configured as described above is provided, the effects described in the first embodiment can be obtained.
  • the lower layer portion 5a can be formed by ion implantation from the surface of the n ⁇ type drift layer 2 after the n ⁇ type drift layer 2 is formed and before the base region 3 is formed.
  • the upper layer portion 5 b can be formed by ion implantation of impurities from the surface of the n + type source region 4. Therefore, as compared with the case where the p + type SiC layer 5 is formed by embedding the p + type layer in the trench as in the first embodiment, the manufacturing process can be simplified by adopting the structure of this embodiment. It becomes possible to plan.
  • the high-concentration base region 3a of the base region 3 is arranged at an intermediate position in the depth direction of the low-concentration base region 3b. In other words, the high concentration base region 3a is sandwiched between the low concentration base regions 3b.
  • each effect described in the first embodiment can be obtained.
  • the portion of the base region 3 that contacts the n ⁇ type drift layer 2 is not the high concentration base region 3a but the low concentration base region 3b. For this reason, among the effects described in the first embodiment, it is not sufficient to reduce the on-state voltage of the built-in diode and to improve the lifetime of the gate insulating film 7 and the reverse bias lifetime.
  • the base region 3 is divided into the high concentration base region 3a and the low concentration base region 3b, the impurity concentration gradually changes at these boundary portions, and the p-type impurity concentration is different across the boundary portion.
  • the base region 3a and the low concentration base region 3b may be stacked.
  • the low-concentration base region 3b may be made of an i-type semiconductor that is non-doped (almost not doped with p-type impurities).
  • the doping amount of the low-concentration base region 3b can be set such that p-type impurities remaining in the atmosphere at the time of epitaxial growth are doped. In this case, it is possible to further realize a high channel mobility in the low concentration base region 3b, and to further reduce the on-resistance.
  • the n ⁇ type drift layer 2 is formed on the surface of the n + type substrate 1 as a semiconductor substrate in which the back side is a high concentration impurity layer and the front side is a drift layer having a lower impurity concentration.
  • the structure has been described as an example. However, this is merely an example of a semiconductor substrate.
  • a high-concentration impurity layer is formed by ion-implanting n-type impurities on the back side of the substrate constituted by the n ⁇ -type drift layer 2 or by epitaxial growth. It may be a semiconductor substrate.
  • the n-channel type vertical MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example.
  • the conductivity type of each component is reversed.
  • the present disclosure can also be applied to a p-channel type vertical MOSFET.

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Abstract

　炭化珪素半導体装置は、高濃度不純物層（１）とドリフト層（２）とを有する半導体基板と、ベース領域（３）と、ソース領域（４）と、トレンチゲート構造と、ソース電極（９）と、ドレイン電極（１０）とを有する縦型ＭＯＳＦＥＴを備える。前記ベース領域は、高濃度ベース領域（３ａ）と、前記高濃度ベース領域よりも第２導電型不純物濃度が低い低濃度ベース領域（３ｂ）とが積層されている。前記高濃度ベース領域および前記低濃度ベース領域は、前記トレンチの側面に接している。

Description

炭化珪素半導体装置およびその製造方法 関連出願の相互参照
　本開示は、２０１３年６月５日に出願された日本出願番号２０１３－１１８９６２号に基づくもので、ここにその記載内容を援用する。
　本開示は、トレンチゲート構造の縦型ＭＯＳＦＥＴを有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。
　反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴでは、トレンチ内のゲート電極に対してゲート電圧を印加することで、トレンチ側面に位置するｐ型ベース領域にチャネルを形成し、このチャネルを通じてドレイン・ソース間に電流を流すという動作を行う。このような縦型ＭＯＳＦＥＴでは、オン抵抗や素子耐圧について、ｐ型ベース領域の不純物濃度依存性が大きい。すなわち、ｐ型ベース領域の不純物濃度を低くするとチャネル移動度を高くできチャネル抵抗が低減され、オン抵抗の低減が図れるが、その反面、パンチスルー現象によりドレイン・ソース間耐圧が低下して素子耐圧が低下してしまう。このため、高チャネル移動度の実現と素子耐圧確保の両立を図ることが本質的に難しい。
　これを解決するものとして、特許文献１において、トレンチゲート構造の縦型ＭＯＳＦＥＴにおけるトレンチの側面の全面に低濃度のｎ型薄膜層を形成したＳｉＣ半導体装置が提案されている。このＳｉＣ半導体装置は、半導体基板としてｎ+型基板上にｎ-型ドリフト層とｐ型ベース領域を順に形成したものを用いて形成されている。ｐ型ベース領域の表層部にはｎ+型ソース領域が形成され、ｎ+型ソース領域とｐ型ベース領域を貫通するようにトレンチが形成されている。また、トレンチの側面にｎ型薄膜層が備えられると共に、ｎ型薄膜層の表面にゲート絶縁膜を介してゲート電極が備えられている。そして、半導体基板の表面側にｎ+型ソース領域などに電気的に接続されたソース電極が備えられ、半導体基板の裏面側にｎ+型基板に電気的に接続されたドレイン電極が備えられることで、トレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。
　このように構成されるＳｉＣ半導体装置では、ｎ型薄膜層にチャネルが形成され、ｎ型薄膜層を通じてドレイン・ソース間に電流を流すことになる。したがって、ｎ型薄膜層の不純物濃度に基づいてチャネル移動度を設定できるため、チャネル移動度を高くしてオン抵抗低減が図れると共に、チャネル移動度を考慮に入れずにｐ型ベース領域の不純物濃度を設定できるため、素子耐圧も確保することが可能になる。
　しかしながら、上記した特許文献１に記載のトレンチゲート構造の縦型ＭＯＳＦＥＴでは、ｎ型薄膜層の不純物濃度によって決まる閾値電圧の低下に伴って、ゲート電極にノイズなどが入ったときにセルフターンオンしてしまうという問題が発生する。
日本特開平９－１９９７２４号公報
　本開示は、オン抵抗低減および素子耐圧確保が可能で、かつ、高閾値電圧が得られるトレンチゲート構造の縦型ＭＯＳＦＥＴを有する炭化珪素半導体装置およびその製造方法を提供することを目的とする。
　本開示の一態様に係る炭化珪素半導体装置は、半導体基板と、ベース領域と、ソース領域と、トレンチゲート構造と、ソース電極と、ドレイン電極とを有する縦型ＭＯＳＦＥＴを備える。前記半導体基板は、第１導電型の炭化珪素にて構成され、裏面側に高濃度不純物層を有し、表面側に前記高濃度不純物層よりも低不純物濃度とされたドリフト層を有する。前記ベース領域は前記ドリフト層の上に形成され、炭化珪素からなる。前記ソース領域は、前記ベース領域の上層部に形成され、前記ドリフト層よりも高不純物濃度の第１導電型の炭化珪素で構成される。前記トレンチゲート構造は、前記ソース領域の表面から前記ベース領域よりも深くまで形成されたトレンチと、前記トレンチの内壁面に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、を有する。前記ソース電極は、前記ソース領域に電気的に接続される。前記ドレイン電極は、前記半導体基板の裏面側における前記高濃度不純物層と電気的に接続される。
　前記ベース領域は、高濃度ベース領域と、前記高濃度ベース領域よりも第２導電型不純物濃度が低い低濃度ベース領域とが積層されている。前記高濃度ベース領域および前記低濃度ベース領域は、前記トレンチの側面に接している。
　前記炭化珪素半導体装置は、前記トレンチゲート構造の縦型ＭＯＳＦＥＴを有し、オン抵抗低減および素子耐圧確保が可能で、かつ、高閾値電圧が得られる。
　本開示の別の態様に係る炭化珪素半導体装置の製造方法では、第１導電型の炭化珪素にて構成され、裏面側に高濃度不純物層を有し、表面側に前記高濃度不純物層よりも低不純物濃度とされたドリフト層を有する半導体基板を用意する。前記ドリフト層の上に、炭化珪素からなるベース領域を形成する。前記ベース領域の上層部に、前記ドリフト層よりも高不純物濃度の第１導電型の炭化珪素で構成されたソース領域を形成する。前記ソース領域の表面から前記ベース領域よりも深くまでトレンチを形成する。前記トレンチの内壁面にゲート絶縁膜を形成すると共に、前記ゲート絶縁膜の上にゲート電極を形成することでトレンチゲート構造を構成する。前記ソース領域に電気的に接続されるソース電極を形成する。前記半導体基板の裏面側における前記高濃度不純物層と電気的に接続されるドレイン電極を形成する。
　前記ベース領域を形成する工程は、高濃度ベース領域と、前記高濃度ベース領域よりも第２導電型不純物濃度が低い低濃度ベース領域とを積層する。前記トレンチを形成する工程では、前記ベース領域よりも深くまで前記トレンチを形成することで、前記トレンチの側面に前記高濃度ベース領域および前記低濃度ベース領域が接した状態にする。
　前記製造方法は、オン抵抗低減および素子耐圧確保が可能で、かつ、高閾値電圧が得られるトレンチゲート構造の縦型ＭＯＳＦＥＴを有する炭化珪素半導体装置を製造することができる。
　本開示における上記あるいは他の目的、構成、利点は、下記の図面を参照しながら、以下の詳細説明から、より明白となる。図面において、
図１は、本開示の第１実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の断面図である。 図２は、ベース領域内でのｐ型不純物濃度プロファイルを示したグラフである。 図３（ａ）～図３（ｆ）は、図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。 図４は、ベース領域を形成する工程での温度およびガス導入のプロファイルを示したタイムチャートである。 図５は、本開示の第２実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の断面図である。 図６は、本開示の第３実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の断面図である。 図７は、本開示の第４実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　本開示の第１実施形態にかかるトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたＳｉＣ半導体装置について、図１を参照して説明する。
　図１に示すＳｉＣ半導体装置は、セル領域にトレンチゲート構造の縦型ＭＯＳＦＥＴが形成され、図示していないが、セル領域を囲む外周領域に外周耐圧構造が備えられた構成とされている。
　ＳｉＣ半導体装置は、ＳｉＣからなる高濃度不純物層を構成するｎ+型基板１の表面側に、ｎ+型基板１よりも低不純物濃度のＳｉＣからなるｎ-型ドリフト層２が形成された半導体基板を用いて形成されている。ｎ+型基板１は、例えばｎ型不純物濃度が１．０×１０19／ｃｍ3とされ、ｎ-型ドリフト層２は、例えばｎ型不純物濃度が０．５～２．０×１０16／ｃｍ3とされている。
　ｎ-型ドリフト層２の上層部にはベース領域３が形成されている。本実施形態の場合、ベース領域３は、ｎ-型ドリフト層２よりも高不純物濃度のｐ型ＳｉＣで構成されており、ｐ型不純物濃度が比較的高くされた高濃度ベース領域３ａと、それよりもｐ型不純物濃度が低くされた低濃度ベース領域３ｂとが順に積層された構造とされている。
　高濃度ベース領域３ａは、例えばｐ型不純物濃度が５×１０17／ｃｍ3以上、例えば１×１０18／ｃｍ3とされ、厚みが３０～２００ｎｍとされている。低濃度ベース領域３ｂは、例えばｐ型不純物濃度が１．０×１０16／ｃｍ3以下とされ、厚みが０．５～１．５μｍとされている。例えば、ベース領域３は、図２に示すｐ型不純物（Ａｌ：アルミニウム）の濃度プロファイルのように構成される。すなわち、図２に示すように、例えばベース領域３の表面から深さ１．３μｍ程度まではｐ型不純物濃度が２．５×１０17／ｃｍ3程度となるようにして低濃度ベース領域３ｂを形成している。そして、ベース領域３の表面から深さ１．３～１．４μｍ程度の位置にｐ型不純物のドープ量をパルス的に高め、ｐ型不純物濃度が５×１０17／ｃｍ3程度となるようにして高濃度ベース領域３ａを形成している。
　さらに、ベース領域３の上層部分にはｎ+型ソース領域４が形成されている。また、ｎ+型ソース領域４の表面からｎ+型ソース領域４およびベース領域３を貫通し、ｎ-型ドリフト層２に達するようにｐ+型ＳｉＣ層５が形成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型ＳｉＣ層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側においてトレンチゲート構造よりも深い位置まで形成されている。ｎ+型ソース領域４は、表層部におけるｎ型不純物濃度が例えば２．５×１０18～１．０×１０19／ｃｍ3、厚さ０．５μｍ程度で構成されている。また、ｐ+型ＳｉＣ層５は、ベース領域３よりも高不純物濃度とされ、ｐ型不純物濃度が例えば１．０×１０17～１．０×１０19／ｃｍ3とされている。本実施形態では、ｐ+型ＳｉＣ層５は、ｐ+型ディープ層の役割とｐ+型コンタクト領域の役割の両方を兼ねるものとして形成されている。
　また、ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、紙面垂直方向を長手方向とするトレンチ６が形成されている。このトレンチ６の側面と接するように上述したベース領域３における高濃度ベース領域３ａや低濃度ベース領域３ｂおよびｎ+型ソース領域４が配置されている。
　さらに、ベース領域３のうちｎ+型ソース領域４とｎ-型ドリフト層２との間に位置する部分の表層部をチャネル領域として、このチャネル領域を含むトレンチ６の内壁面にはゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってトレンチ６内が埋め尽くされている。
　このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向として延設されており、複数のトレンチゲート構造が図１中の左右方向に並べられることでストライプ状とされている。また、上述したｎ+型ソース領域４およびｐ+型ＳｉＣ層５もトレンチゲート構造の長手方向に沿って延設されたレイアウト構造とされている。
　また、ｎ+型ソース領域４およびｐ+型ＳｉＣ層５の表面やゲート電極８の表面には、ソース電極９やゲート配線（図示せず）が形成されている。ソース電極９およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎ型ドープの場合のゲート電極８）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ（具体的にはｐ+型ＳｉＣ層５）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極９およびゲート配線は、図示しない層間絶縁膜上に形成されることで電気的に絶縁されている。そして、層間絶縁膜に形成されたコンタクトホールを通じて、ソース電極９はｎ+型ソース領域４およびｐ+型ＳｉＣ層５と電気的に接触させられ、ゲート配線はゲート電極８と電気的に接触させられている。
　さらに、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１０が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。そして、この縦型ＭＯＳＦＥＴが形成されたセル領域の外周領域に、図示しない外周耐圧構造が備えられることで、本実施形態にかかるＳｉＣ半導体装置が構成されている。
　このようなＳｉＣ半導体装置に備えられる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴは、ゲート電極８にゲート電圧を印加すると、ベース領域３のうちトレンチ６に接している表面にチャネルが形成される。これにより、ソース電極９から注入された電子がｎ+型ソース領域４からベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２に到達し、ソース電極９とドレイン電極１０との間に電流を流すという動作が行われる。
　このとき、本実施形態では、ベース領域３を高濃度ベース領域３ａと低濃度ベース領域３ｂによって構成しており、これら高濃度ベース領域３ａと低濃度ベース領域３ｂによってチャネルが形成されるようにしていることから、以下の効果を得ることができる。
　まず、高濃度ベース領域３ａを備えていることから、ベース領域３内における空乏層の拡がりを抑制することが可能となる。このため、ベース領域３内が完全空乏化してパンチスルーしてしまうことを防止でき、素子耐圧確保が可能になると共にトレンチ６の底部のゲート絶縁膜７の劣化防止も可能になる。また、閾値電圧が高濃度ベース領域３ａのｐ型不純物濃度に依存することになるため、高閾値電圧を得ることも可能となる。
　さらに、ベース領域３をすべて高濃度ベース領域３ａで構成するのではなく低濃度ベース領域３ｂを備えた構成としていることから、低濃度ベース領域３ｂではチャネル移動度を高められる。このため、高濃度ベース領域３ａを備えていたとしても、オン抵抗低減を図ることが可能となる。したがって、オン抵抗低減および素子耐圧確保が可能で、かつ、高閾値電圧が得られるトレンチゲート構造の縦型ＭＯＳＦＥＴとすることができる。
　また、高濃度ベース領域３ａが存在することでオフ時においては、ｎ-型ドリフト層２とベース領域３との接合から発生するキャリアの引き抜き効果が高められるため、ドレインリーク電流を低減できる。つまり、ベース領域３のうちｎ-型ドリフト層２と接する部分のｐ型不純物濃度が高いほど、これらの接合部でのキャリアの引き抜き効果が高くなるが、本実施形態の場合には、それが高濃度ベース領域３ａとなる。このため、ベース領域３をすべて低濃度ベース領域３ｂにて構成する場合と比較して、ｎ-型ドリフト層２とベース領域３との接合から発生するキャリアの引き抜き効果を高められる。そして、高濃度ベース領域３ａがベース領域３の下層部全域に形成されていることから、より広範囲においてｎ-型ドリフト層２と接した状態にでき、これがｐ+型ＳｉＣ層５に繋がっているため、ｐ+型ＳｉＣ層５を通じて引き抜かれるようにできる。したがって、よりキャリアの引き抜き効果を高めることが可能となる。
　また、ベース領域３のうちｎ-型ドリフト層２と接触する部分がすべてｐ型不純物濃度が高い高濃度ベース領域３ａとされていることから、ｎ-型ドリフト層２とベース領域３とのＰＮ接合にて構成される内蔵ダイオードに電流が流れる際の立上り電圧が低減できる。このため、内蔵ダイオードのオン電圧が低減され、内蔵ダイオードを積極的に用いた同期整流駆動時の損失低減を図ることも可能となる。
　さらに、オフ時において、高濃度ベース領域３ａ側からｎ-型ドリフト層２側に延びる空乏層によって、トレンチゲート構造の下方に等電位線が入り込み難くなるようにできる。このため、トレンチ６の底面においてゲート絶縁膜７に印加される電界集中を緩和でき、ゲート絶縁膜７の寿命向上、逆バイアス寿命向上を図ることが可能となる。
　続いて、図１のように構成された本実施形態にかかるＳｉＣ半導体装置の製造方法について、図３（ａ）～図３（ｆ）および図４を参照して説明する。
　まず、図３（ａ）に示す工程では、半導体基板として、ＳｉＣからなるｎ+型基板１の表面上にＳｉＣからなるｎ-型ドリフト層２がエピタキシャル成長させられた、いわゆるエピ基板を用意する。
　図３（ｂ）に示す工程では、図示しないエピタキシャル成長装置を用いて、ｎ-型ドリフト層２の表面にベース領域３を形成する工程と、さらにベース領域３の表面にｎ+型ソース領域４を形成する工程を順に行う。具体的には、図４に示すように、まずエピタキシャル成長装置内の温度を上昇させる昇温期間を経て、ＳｉＣ原料ガスと共にｐ型不純物を含むドーパントガスを導入する。
　ＳｉＣ原料ガスとしては、例えばＳｉ原料となるシラン（ＳｉＨ4）やＣ原料となるプロパン（Ｃ3Ｈ8）等を用いることができる。また、ベース領域３を形成する際のドーパントガスとしては、ｐ型不純物を含むトリメチルアルミニウム（ＴＭＡ）を用いている。
　高濃度ベース領域３ａを形成する際には、低濃度ベース領域３ｂを形成する際と比較して、パルス的にＴＭＡの導入量を増やすパルスドープ期間とし、エピタキシャル成長層内におけるｐ型不純物のドーピング量が多くなるようにする。また、このときにプロパンの導入量を多くする等によってＳｉ／Ｃ比を調整し、低濃度ベース領域３ｂを形成する際よりもＣ比が高くなるようにすると、よりエピタキシャル成長層内におけるｐ型不純物のドーピング量が多くなるようにすることができる。そして、パルスドープ期間の後、ＴＭＡの導入量およびＳｉ／Ｃ比を定常成長状態に戻し、その定常成長期間中に低濃度ベース領域３ｂが形成されるようにする。このようにして、高濃度ベース領域３ａおよび低濃度ベース領域３ｂを有するベース領域３が形成される。
　この後、エピタキシャル成長装置内に導入するドーパントガスを変更し、続けてｎ+型ソース領域４を形成する。このときのドーパントガスとしては、ｎ型不純物を含む窒素（Ｎ2）を用いている。このようにして、ベース領域３の表面にｎ+型ソース領域４を形成する工程が行われる。
　図３（ｃ）に示す工程では、ｎ+型ソース領域４の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのｐ+型ＳｉＣ層５の形成予定位置を開口させる。そして、マスク材を配置した状態で反応イオンエッチング（ＲＩＥ）などの異方性エッチングを行うことで、ｐ+型ＳｉＣ層５の形成予定位置にトレンチを形成する。その後、マスク材を除去し、再びエピタキシャル成長装置を用いて、トレンチ内を含めてｎ+型ソース領域４の表面全面にｐ+型層を成膜する。このときに用いるＳｉＣ原料ガスおよびドーパントガスはベース領域３の形成工程の際と同様であり、ｐ+型ＳｉＣ層５の不純物濃度に応じてガス導入量を調整するようにしている。
　そして、研削や化学的機械的研磨（ＣＭＰ）などによる平坦化によって、ｎ+型ソース領域４の表面を露出させる。これにより、トレンチ内にのみ残ったｐ+型層によってｐ+型ＳｉＣ層５が形成される。
　図３（ｄ）に示す工程では、ｎ+型ソース領域４やｐ+型ＳｉＣ層５の表面にマスク材（図示せず）を配置したのち、フォトリソグラフィによってマスク材のうちのトレンチ６の形成予定位置を開口させる。そして、マスク材を配置した状態でＲＩＥなどの異方性エッチングを行うことにより、セル領域においてトレンチ６を形成する。その後、マスク材を除去する。
　そして、必要に応じて、１６００度以上の減圧下における水素雰囲気、例えば１６２５℃、２．７×１０4Ｐａ（２００Ｔｏｒｒ）の高温水素雰囲気での熱処理による水素エッチングを実施する。この水素エッチングによってトレンチ６の内壁面の丸め処理が行われ、トレンチ６の開口入口やコーナー部を丸められると共に、トレンチエッチングのダメージ除去が行われる。
　図３（ｆ）に示す工程では、ウェット雰囲気による熱酸化によってゲート絶縁膜７を形成したのち、ゲート絶縁膜７の表面にドープドＰｏｌｙ－Ｓｉ層を成膜し、このドープドＰｏｌｙ－Ｓｉ層をパターニングすることでトレンチ６内に残し、ゲート電極８を形成する。この後の工程については、従来と同様である。すなわち、層間絶縁膜の形成工程、フォト・エッチングによるコンタクトホール形成工程、電極材料をデポジションしたのちパターニングすることでソース電極９やゲート配線層を形成する工程、ｎ+型基板１の裏面にドレイン電極１０を形成する工程等を行う。これにより、図１に示すトレンチゲート構造の縦型ＭＯＳＦＥＴがセル領域に備えられたＳｉＣ半導体装置が完成する。
　以上説明したように、本実施形態で説明した反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置では、ベース領域３を高濃度ベース領域３ａと低濃度ベース領域３ｂによって構成している。このため、オン抵抗低減および素子耐圧確保が可能で、かつ、高閾値電圧が得られるトレンチゲート構造の縦型ＭＯＳＦＥＴとすることができる。
　（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第１実施形態に対してｐ+型ＳｉＣ層５の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図５に示すように、本実施形態では、第１実施形態と比較してｐ+型ＳｉＣ層５の深さを浅くし、ｐ+型ＳｉＣ層５がベース領域３に接する位置までの深さとなるようにしている。このように構成されるｐ+型ＳｉＣ層５を備えるようにしても、第１実施形態で説明した各効果を得ることができる。また、ｐ+型ＳｉＣ層５を深くまで形成しなくて良いため、ｎ+型ソース領域４の表面からのｐ型不純物のイオン注入によってｐ+型ＳｉＣ層５を形成できる。したがって、第１実施形態のように、ｐ+型ＳｉＣ層５をトレンチへのｐ+型層の埋め込みによって形成する場合と比較して、本実施形態の構造とすることで製造工程の簡略化を図ることが可能となる。
　ただし、本実施形態のｐ+型ＳｉＣ層５は、ｐ+型コンタクト領域として機能するが、第１実施形態とは異なり、高濃度ベース領域３ａに接する程度の深さとされていない。このため、第１実施形態で説明した各効果のうち、オフ時におけるキャリア引き抜き効果が十分に得られなくなる。したがって、第１実施形態の構造の方がオフ時のドレインリーク電流の低減効果が高い。
　（第３実施形態）
　本開示の第３実施形態について説明する。本実施形態も、第１実施形態に対してｐ+型ＳｉＣ層５の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図６に示すように、本実施形態では、ｐ+型ＳｉＣ層５を深さ方向において２つに分けて形成している。具体的には、ｎ-型ドリフト層２の表面からトレンチゲート構造よりも深い位置まで形成された下層部５ａと、ｎ+型ソース領域４の表面からベース領域３に達するように形成された上層部５ｂとを有した構成としている。下層部５ａによってｐ+型ディープ層としての役割を果たし、上層部５ｂによってｐ+型コンタクト層としての役割を果たすようにしている。
　このように構成されるｐ+型ＳｉＣ層５を備えるようにしても、第１実施形態で説明した各効果を得ることができる。また、下層部５ａについては、ｎ-型ドリフト層２を形成した後、ベース領域３の形成前にｎ-型ドリフト層２の表面からのイオン注入によって形成できる。同様に、上層部５ｂについては、ｎ+型ソース領域４の表面からの不純物のイオン注入によって形成できる。したがって、第１実施形態のように、ｐ+型ＳｉＣ層５をトレンチへのｐ+型層の埋め込みによって形成する場合と比較して、本実施形態の構造とすることで製造工程の簡略化を図ることが可能となる。
　（第４実施形態）
　本開示の第４実施形態について説明する。本実施形態も、第１実施形態に対してベース領域３の構成を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図７に示すように、本実施形態では、ベース領域３のうちの高濃度ベース領域３ａが低濃度ベース領域３ｂの深さ方向中間位置に配置されるようにしている。つまり、低濃度ベース領域３ｂの間に高濃度ベース領域３ａが挟まれた構造となるようにしている。
　このように、高濃度ベース領域３ａが低濃度ベース領域３ｂの深さ方向中間位置に配置されるようにしても、第１実施形態で説明した各効果を得ることができる。ただし、ベース領域３のうちｎ-型ドリフト層２と接触する部分が高濃度ベース領域３ａではなく低濃度ベース領域３ｂとなる。このため、第１実施形態で説明した各効果のうち、内蔵ダイオードの低オン電圧化や、ゲート絶縁膜７の寿命向上および逆バイアス寿命向上については十分ではなくなる。
　（他の実施形態）
　本開示は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
　例えば、ベース領域３を高濃度ベース領域３ａと低濃度ベース領域３ｂに分けたが、これらの境界部において不純物濃度が徐々に変化し、その境界部を挟んでｐ型不純物濃度が異なった高濃度ベース領域３ａと低濃度ベース領域３ｂとが積層された形態でも良い。また、低濃度ベース領域３ｂについては、ノンドープ（ほとんどｐ型不純物がドープされていない）であるｉ型半導体によって構成されていても構わない。例えば、低濃度ベース領域３ｂのドープ量について、エピタキシャル成長時に雰囲気中に残留しているｐ型不純物がドープされる程度とすることができる。その場合、低濃度ベース領域３ｂでの高チャネル移動度化を更に実現することが可能となり、更なる低オン抵抗化が可能になる。
　さらに、上記各実施形態では、裏面側が高濃度不純物層、表面側がそれよりも低不純物濃度なドリフト層とされた半導体基板として、ｎ+型基板１の表面にｎ-型ドリフト層２を形成した構造を例に挙げて説明した。しかしながら、これは半導体基板の一例を示したに過ぎず、例えばｎ-型ドリフト層２にて構成される基板の裏面側にｎ型不純物をイオン注入すること、もしくはエピタキシャル成長によって高濃度不純物層を構成した半導体基板であっても良い。
　また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴに対しても本開示を適用することができる。

Claims (10)

  1. 　第１導電型の炭化珪素にて構成され、裏面側に高濃度不純物層（１）を有し、表面側に前記高濃度不純物層よりも低不純物濃度とされたドリフト層（２）を有する半導体基板と、
    　前記ドリフト層（２）の上に形成された炭化珪素からなるベース領域（３）と、
    　前記ベース領域の上層部に形成され、前記ドリフト層よりも高不純物濃度の第１導電型の炭化珪素で構成されたソース領域（４）と、
    　前記ソース領域の表面から前記ベース領域よりも深くまで形成されたトレンチ（６）と、前記トレンチの内壁面に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されたゲート電極（８）と、を有するトレンチゲート構造と、
    　前記ソース領域に電気的に接続されるソース電極（９）と、
    　前記半導体基板の裏面側における前記高濃度不純物層と電気的に接続されるドレイン電極（１０）とを有する縦型ＭＯＳＦＥＴを備え、
    　前記ベース領域は、高濃度ベース領域（３ａ）と、前記高濃度ベース領域よりも第２導電型不純物濃度が低い低濃度ベース領域（３ｂ）とが積層されており、
    　前記高濃度ベース領域および前記低濃度ベース領域は前記トレンチの側面に接している炭化珪素半導体装置。
  2. 　前記ベース領域は、前記ドリフト層の表面に前記高濃度ベース領域と前記低濃度ベース領域が順に積層され、前記ドリフト層に前記高濃度ベース領域が接している請求項１に記載の炭化珪素半導体装置。
  3. 　前記ベース領域は、前記ドリフト層の表面に前記低濃度ベース領域が形成され、該低濃度ベース領域における深さ方向の中間位置に前記高濃度ベース領域が形成されている請求項１に記載の炭化珪素半導体装置。
  4. 　前記高濃度ベース領域は、第２導電型不純物濃度が５．０×１０17ｃｍ3以上、かつ、厚みが３０～２００ｎｍとされている請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
  5. 　前記低濃度ベース領域は、第２導電型不純物がドープされていない層である請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
  6. 　前記ソース領域の表面から前記ベース領域を貫通して前記ドリフト層に達すると共に前記トレンチゲート構造よりも深くされたトレンチ内をエピタキシャル成長にて埋め込むことで形成され、前記低濃度ベース領域よりも高不純物濃度とされた第２導電型の炭化珪素層（５）を備えている請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
  7. 　前記ドリフト層の表面から前記トレンチゲート構造よりも深い位置まで形成された第２導電型のディープ層（５ａ）と、
    　前記ソース領域の表面から前記ベース領域に達する第２導電型のコンタクト層（５ｂ）とをさらに備える請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
  8. 　第１導電型の炭化珪素にて構成され、裏面側に高濃度不純物層（１）を有し、表面側に前記高濃度不純物層よりも低不純物濃度とされたドリフト層（２）を有する半導体基板を用意する工程と、
    　前記ドリフト層（２）の上に、炭化珪素からなるベース領域（３）を形成する工程と、
    　前記ベース領域の上層部に、前記ドリフト層よりも高不純物濃度の第１導電型の炭化珪素で構成されたソース領域（４）を形成する工程と、
    　前記ソース領域の表面から前記ベース領域よりも深くまでトレンチ（６）を形成する工程と、
    　前記トレンチの内壁面にゲート絶縁膜（７）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（８）を形成することでトレンチゲート構造を構成する工程と、
    　前記ソース領域に電気的に接続されるソース電極（９）を形成する工程と、
    　前記半導体基板の裏面側における前記高濃度不純物層と電気的に接続されるドレイン電極（１０）を形成する工程と、を含み、
    　前記ベース領域を形成する工程は、高濃度ベース領域（３ａ）と、前記高濃度ベース領域よりも第２導電型不純物濃度が低い低濃度ベース領域（３ｂ）とを積層し、
    　前記トレンチを形成する工程では、前記ベース領域よりも深くまで前記トレンチを形成することで、前記トレンチの側面に前記高濃度ベース領域および前記低濃度ベース領域が接した状態にする炭化珪素半導体装置の製造方法。
  9. 　前記ベース領域を形成する工程では、前記ドリフト層の表面に前記高濃度ベース領域と前記低濃度ベース領域を順に積層し、前記ドリフト層に前記高濃度ベース領域が接した状態にする請求項８に記載の炭化珪素半導体装置の製造方法。
  10. 　前記ベース領域を形成する工程では、エピタキシャル成長装置内に、炭化珪素原料ガスおよび第２導電型不純物ドーパントとしてトリメチルアルミニウムを導入すると共に、前記高濃度ベース領域を形成する際に前記低濃度ベース領域を形成する際よりも前記トリメチルアルミニウムの導入量およびＳｉに対するＣの比が大きくなるようにする請求項８または９に記載の炭化珪素半導体装置の製造方法。
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