CN105264667B - 碳化硅半导体装置及其制造方法 - Google Patents

碳化硅半导体装置及其制造方法 Download PDF

Info

Publication number
CN105264667B
CN105264667B CN201480032021.XA CN201480032021A CN105264667B CN 105264667 B CN105264667 B CN 105264667B CN 201480032021 A CN201480032021 A CN 201480032021A CN 105264667 B CN105264667 B CN 105264667B
Authority
CN
China
Prior art keywords
base region
layer
type
high concentration
silicon carbide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201480032021.XA
Other languages
English (en)
Other versions
CN105264667A (zh
Inventor
竹内有
竹内有一
铃木巨裕
森本淳
副岛成雅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of CN105264667A publication Critical patent/CN105264667A/zh
Application granted granted Critical
Publication of CN105264667B publication Critical patent/CN105264667B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0405—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising semiconducting carbon, e.g. diamond, diamond-like carbon
    • H01L21/041—Making n- or p-doped regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

碳化硅半导体装置具备纵型MOSFET，该纵型MOSFET具有包括高浓度杂质层(1)和漂移层(2)的半导体基板、基极区(3)、源极区(4)、沟槽栅构造、源极电极(9)和漏极电极(10)。所述基极区为：高浓度基极区(3a)以及与所述高浓度基极区相比第二导电型杂质浓度更低的低浓度基极区(3b)层叠。所述高浓度基极区以及所述低浓度基极区与所述沟槽的侧面相接。

Description

碳化硅半导体装置及其制造方法
相关申请的交叉引用
本申请基于在2013年6月5日申请的日本申请号2013－118962号，此处引用其记载内容。
技术领域
本申请涉及具有沟槽栅构造的纵型MOSFET的碳化硅(以下称为SiC)半导体装置及其制造方法。
背景技术
在反转型的沟槽栅构造的纵型MOSFET中，进行以下动作：对沟槽内的栅极电极施加栅极电压，从而在位于沟槽侧面的p型基极区形成沟道，通过该沟道在漏极和源极间流过电流。在这样的纵型MOSFET中，关于导通电阻或元件耐压，对p型基极区的杂质浓度的依赖性大。即，若降低p型基极区的杂质浓度则能够提高沟道移动度且降低沟道电阻，实现导通电阻的降低，但其反面，由于穿通现象，漏极和源极间耐压降低且元件耐压降低。因此，本质上难以兼顾实现高沟道移动度和确保元件耐压双方。
作为解决该问题的技术，在专利文献1中，提出了在沟槽栅构造的纵型MOSFET中的沟槽的侧面的整个面上形成了低浓度的n型薄膜层的SiC半导体装置。该SiC半导体装置使用在n+型基板上依次形成了n-型漂移层和p型基极区的基板来形成半导体基板。在p型基极区的表层部形成n+型源极区，以贯通n+型源极区和p型基极区的方式形成沟槽。此外，在沟槽的侧面具备n型薄膜层，且在n型薄膜层的表面隔着栅极绝缘膜具备栅极电极。并且，在半导体基板的正面侧具备与n+型源极区等电连接的源极电极，在半导体基板的背面侧具备与n+型基板电连接的漏极电极，从而构成沟槽栅构造的纵型MOSFET。
在这样构成的SiC半导体装置中，在n型薄膜层形成沟道，经过n型薄膜层在漏极和源极间流过电流。从而，能够基于n型薄膜层的杂质浓度来设定沟道移动度，所以提高沟道移动度且实现导通电阻降低，并且，能够不考虑沟道移动度地设定p型基极区的杂质浓度，所以还能够确保元件耐压。
但是，在上述的专利文献1所述的沟槽栅构造的纵型MOSFET中产生以下问题：伴随着根据n型薄膜层的杂质浓度而决定的阈值电压的降低，在噪声等进入了栅极电极时出现自导通。
现有技术文献
专利文献
专利文献1：日本特开平9－199724号公报
发明内容
本申请的目的在于提供能够降低导通电阻以及确保元件耐压、且能够得到高阈值电压的具有沟槽栅构造的纵型MOSFET的碳化硅半导体装置及其制造方法。
本申请的一方式所涉及的碳化硅半导体装置具备纵型MOSFET，该纵型MOSFET具有半导体基板、基极区、源极区、沟槽栅构造、源极电极和漏极电极。所述半导体基板由第一导电型的碳化硅构成，在背面侧具有高浓度杂质层，在正面侧具有与所述高浓度杂质层相比被设为低杂质浓度的漂移层。所述基极区在所述漂移层上形成，由碳化硅构成。所述源极区在所述基极区的上层部形成，由与所述漂移层相比高杂质浓度的第一导电型的碳化硅构成。所述沟槽栅构造具有从所述源极区的表面形成到比所述基极区更深的沟槽、在所述沟槽的内壁面形成的栅极绝缘膜、在所述栅极绝缘膜上形成的栅极电极。所述源极电极与所述源极区电连接。所述漏极电极与所述半导体基板的背面侧的所述高浓度杂质层电连接。
所述基极区中，高浓度基极区、以及与所述高浓度基极区相比第二导电型杂质浓度更低的低浓度基极区层叠。所述高浓度基极区以及所述低浓度基极区与所述沟槽的侧面相接。
所述碳化硅半导体装置具有所述沟槽栅构造的纵型MOSFET，能够降低导通电阻以及确保元件耐压，且能够得到高阈值电压。
在本申请的其他方式所涉及的碳化硅半导体装置的制造方法中，准备半导体基板，该半导体基板由第一导电型的碳化硅构成，且在背面侧具有高浓度杂质层，在正面侧具有与所述高浓度杂质层相比被设为低杂质浓度的漂移层。在所述漂移层上，形成由碳化硅构成的基极区。在所述基极区的上层部，形成由与所述漂移层相比高杂质浓度的第一导电型的碳化硅构成的源极区。从所述源极区的表面形成沟槽到比所述基极区更深。在所述沟槽的内壁面形成栅极绝缘膜，且在所述栅极绝缘膜上形成栅极电极从而构成沟槽栅构造。形成与所述源极区电连接的源极电极。形成与所述半导体基板的背面侧的所述高浓度杂质层电连接的漏极电极。
在形成所述基极区的工序中，将高浓度基极区、以及与所述高浓度基极区相比第二导电型杂质浓度低的低浓度基极区层叠。在形成所述沟槽的工序中，形成沟槽到比所述基极区更深，从而成为所述高浓度基极区以及所述低浓度基极区与所述沟槽的侧面相接的状态。
所述制造方法能够制造能够降低导通电阻以及确保元件耐压且能够得到高阈值电压的具有沟槽栅构造的纵型MOSFET的碳化硅半导体装置。
附图说明
参照下述的附图并根据以下的详细说明，本申请中的上述或其他目的、结构、优点变得更明确。在附图中，
图1是本申请的第一实施方式所涉及的具备反转型的沟槽栅构造的纵型MOSFET的SiC半导体装置的剖面图。
图2是表示基极区内的p型杂质浓度分布的图表。
图3中图3(a)～图3(f)是表示图1所示的SiC半导体装置的制造工序的剖面图。
图4是表示在形成基极区的工序中的温度以及气体导入的分布的时间图。
图5是本申请的第二实施方式所涉及的具备反转型的沟槽栅构造的纵型MOSFET的SiC半导体装置的剖面图。
图6是本申请的第三实施方式所涉及的具备反转型的沟槽栅构造的纵型MOSFET的SiC半导体装置的剖面图。
图7是本申请的第四实施方式所涉及的具备反转型的沟槽栅构造的纵型MOSFET的SiC半导体装置的剖面图。
具体实施方式
以下，基于附图说明本申请的实施方式。另外，在以下的各实施方式彼此中，对相互相同或等同的部分赋予同一标号进行说明。
(第一实施方式)
参照图1说明本申请的第一实施方式所涉及的形成有沟槽栅构造的反转型的纵型MOSFET的SiC半导体装置。
图1所示的SiC半导体装置构成为：在单元区域中形成沟槽栅构造的纵型MOSFET，虽未图示，在包围单元区域的外周区域中具备外周耐压构造。
SiC半导体装置通过使用在构成由SiC构成的高浓度杂质层的n+型基板1的正面侧形成了由与n+型基板1相比低杂质浓度的SiC构成的n-型漂移层2而成的半导体基板来形成。n+型基板1例如被设为n型杂质浓度为1.0×1019/cm3，n-型漂移层2例如被设为n型杂质浓度为0.5～2.0×1016/cm3。
在n-型漂移层2的上层部形成有基极区3。在本实施方式的情况下，基极区3由与n-型漂移层2相比高杂质浓度的p型SiC构成，被设为p型杂质浓度比较高的高浓度基极区3a、以及与其相比p型杂质浓度低的低浓度基极区3b依次层叠而成的构造。
高浓度基极区3a例如被设为p型杂质浓度为5×1017/cm3以上、例如1×1018/cm3，被设为厚度为30～200nm。低浓度基极区3b例如被设为p型杂质浓度为1.0×1016/cm3以下，被设为厚度为0.5～1.5μm。例如，基极区3如图2所示的p型杂质(Al：铝)的浓度分布那样构成。即，如图2所示那样，使得例如从基极区3的表面至深度1.3μm左右为止p型杂质浓度成为2.5×1017/cm3左右而形成低浓度基极区3b。并且，在距离基极区3的表面的深度为1.3～1.4μm左右的位置上脉冲性地提高p型杂质的掺杂量，使得p型杂质浓度成为5×1017/cm3左右而形成高浓度基极区3a。
进而，在基极区3的上层部分形成有n+型源极区4。此外，以从n+型源极区4的表面贯通n+型源极区4以及基极区3而到达n-型漂移层2的方式形成有p+型SiC层5。n+型源极区4被配置在后述的沟槽栅构造的两侧，p+型SiC层5在夹着n+型源极区4相对于沟槽栅构造的相反侧形成至与沟槽栅构造相比更深的位置。n+型源极区4构成为表层部中的n型杂质浓度为例如2.5×1018～1.0×1019/cm3，厚度0.5μm左右。此外，p+型SiC层5被设为与基极区3相比高杂质浓度，p型杂质浓度被设为例如1.0×1017～1.0×1019/cm3。在本实施方式中，p+型SiC层5作为兼有p+型深层的作用和p+型接触区的作用这双方的层而形成。
此外，以贯通基极区3以及n+型源极区4而到达n-型漂移层2的方式，形成有以纸面垂直方向为长边方向的沟槽6。以与该沟槽6的侧面相接的方式配置有上述的基极区3中的高浓度基极区3a和低浓度基极区3b以及n+型源极区4。
进而，将基极区3之中位于n+型源极区4与n-型漂移层2之间的部分的表层部作为沟道区域，在包含该沟道区域的沟槽6的内壁面形成有栅极绝缘膜7。并且，在栅极绝缘膜7的表面形成有由掺杂的Poly－Si(多晶硅)构成的栅极电极8，由这些栅极绝缘膜7以及栅极电极8填满沟槽6内。
这样，构成了沟槽栅构造。该沟槽栅构造中，将图1的纸面垂直方向作为长边方向而延伸设置，多个沟槽栅构造在图1中的左右方向上并排从而成为条纹状。此外，上述的n+型源极区4以及p+型SiC层5也被设为沿着沟槽栅构造的长边方向而延伸设置的布局构造。
此外，在n+型源极区4以及p+型SiC层5的表面、栅极电极8的表面，形成有源极电极9、栅极布线(未图示)。源极电极9以及栅极布线由多种金属(例如Ni/Al等)构成。并且，多种金属之中至少与n型SiC(具体而言n+型源极区4、n型掺杂的情况下的栅极电极8)接触的部分由能够与n型SiC欧姆接触的金属构成。此外，多种金属之中至少与p型SiC(具体而言p+型SiC层5)接触的部分由能够与p型SiC欧姆接触的金属构成。另外，这些源极电极9以及栅极布线在未图示的层间绝缘膜上形成从而被电绝缘。并且，经过在层间绝缘膜上形成的接触孔，使源极电极9与n+型源极区4以及p+型SiC层5电接触，栅极布线与栅极电极8电接触。
进而，在n+型基板1的背面侧形成有与n+型基板1电连接的漏极电极10。通过这样的构造，构成了n沟道类型的反转型的沟槽栅构造的纵型MOSFET。并且，在形成了该纵型MOSFET的单元区域的外周区域，具备未图示的外周耐压构造，从而构成了本实施方式所涉及的SiC半导体装置。
在这样的SiC半导体装置中具备的反转型的沟槽栅构造的纵型MOSFET中，若对栅极电极8施加栅极电压，则在基极区3之中与沟槽6相接的表面形成沟道。由此，进行以下动作：从源极电极9注入的电子从n+型源极区4经过了在基极区3中形成的沟道之后，到达n-型漂移层2，在源极电极9与漏极电极10之间流过电流。
此时，在本实施方式中，设为由高浓度基极区3a和低浓度基极区3b构成基极区3，并通过这些高浓度基极区3a和低浓度基极区3b形成沟道，因此能够得到以下的效果。
首先，由于具备高浓度基极区3a，因此能够抑制基极区3内的耗尽层的扩展。因此，能够防止基极区3内完全耗尽而穿通，能够确保元件耐压且还能够防止沟槽6的底部的栅极绝缘膜7的恶化。此外，阈值电压依赖于高浓度基极区3a的p型杂质浓度，所以还能够得到高阈值电压。
进而，由于设为不是将基极区3全部由高浓度基极区3a构成而是还具备低浓度基极区3b的结构，因此可通过低浓度基极区3b提高沟道移动度。因此，即使具备高浓度基极区3a也能够实现导通电阻降低。从而，能够成为能够降低导通电阻以及确保元件耐压、且能够得到高阈值电压的沟槽栅构造的纵型MOSFET。
此外，通过存在高浓度基极区3a从而在断开时可提高由于n-型漂移层2与基极区3的结而产生的载流子的位移效应，因此能够降低漏极漏电流。也就是说，基极区3之中与n-型漂移层2相接的部分的p型杂质浓度越高，则它们的结部中的载流子的位移效应变得越高，在本实施方式的情况下，其成为高浓度基极区3a。因此，与全部由低浓度基极区3b构成基极区3的情况相比，可提高由于n-型漂移层2和基极区3的结而产生的载流子的位移效应。并且，由于高浓度基极区3a在基极区3的下层部整个区域中形成，因此能够在更广范围中成为与n-型漂移层2相接的状态，其与p+型SiC层5相连，所以能够经过p+型SiC层5而位移。从而，能够更提高载流子的位移效应。
此外，基极区3之中与n-型漂移层2接触的部分全部被设为p型杂质浓度高的高浓度基极区3a，因此能够降低在由n-型漂移层2与基极区3的PN结构成的内置二极管中流过电流时的起始电压。因此，内置二极管的导通电压被降低，还能够实现积极地使用内置二极管的同步整流驱动时的损失降低。
进而，在断开时，通过从高浓度基极区3a侧延伸至n-型漂移层2侧的耗尽层，能够使得等电位线难以进入沟槽栅构造的下方。因此，能够缓和在沟槽6的底面上对栅极绝缘膜7施加的电场集中，能够实现栅极绝缘膜7的寿命提高、反向偏置寿命提高。
接下来，参照图3(a)～图3(f)以及图4说明如图1那样构成的本实施方式所涉及的SiC半导体装置的制造方法。
首先，在图3(a)所示的工序中，作为半导体基板，准备在由SiC构成的n+型基板1的表面上使由SiC构成的n-型漂移层2外延生长的所谓外延基板。
在图3(b)所示的工序中，使用未图示的外延生长装置，依次进行在n-型漂移层2的表面上形成基极区3的工序、以及进一步在基极区3的表面上形成n+型源极区4的工序。具体而言，如图4所示，首先经过使外延生长装置内的温度上升的升温期间，将包含p型杂质的掺杂剂气体与SiC原料气体一起导入。
作为SiC原料气体，例如能够使用成为Si原料的硅烷(SiH4)、成为C原料的丙烷(C3H8)等。此外，作为在形成基极区3时的掺杂剂气体，使用包含p型杂质的三甲基铝(TMA)。
在形成高浓度基极区3a时，与形成低浓度基极区3b时相比，设置脉冲性地增加TMA的导入量的脉冲掺杂期间，使得外延生长层内的p型杂质的掺杂量变多。此外，此时通过增多丙烷的导入量等而调整Si/C比，若使得与形成低浓度基极区3b时相比C比变得更高，则能够使得外延生长层内的p型杂质的掺杂量变得更多。并且，在脉冲掺杂期间之后，将TMA的导入量以及Si/C比返回稳定生长状态，在该稳定生长期间中形成低浓度基极区3b。这样，形成具有高浓度基极区3a以及低浓度基极区3b的基极区3。
此后，变更向外延生长装置内导入的掺杂剂气体，继续形成n+型源极区4。作为此时的掺杂剂气体，使用包含n型杂质的氮(N2)。这样，进行在基极区3的表面形成n+型源极区4的工序。
在图3(c)所示的工序中，在n+型源极区4的表面配置了掩膜材料(未图示)之后，通过光刻法使掩膜材料之中的p+型SiC层5的形成预定位置开口。并且，在配置了掩膜材料的状态下进行反应离子蚀刻(RIE)等各向异性蚀刻，从而在p+型SiC层5的形成预定位置上形成沟槽。之后，去除掩膜材料，再次使用外延生长装置，包含沟槽内地在n+型源极区4的表面整个面上对p+型层进行成膜。此时使用的SiC原料气体以及掺杂剂气体与基极区3的形成工序时相同，根据p+型SiC层5的杂质浓度而调整气体导入量。
并且，通过基于研削、化学机械研磨(CMP)等的平坦化，使n+型源极区4的表面露出。由此，通过仅在沟槽内残留的p+型层而形成p+型SiC层5。
在图3(d)所示的工序中，在n+型源极区4、p+型SiC层5的表面上配置了掩膜材料(未图示)之后，通过光刻法而使掩膜材料之中的沟槽6的形成预定位置开口。并且，在配置了掩膜材料的状态下进行RIE等各向异性蚀刻，从而在单元区域中形成沟槽6。之后，去除掩膜材料。
并且，根据需要，实施基于在1600度以上的减压下的氢气环境气体、例如1625℃、2.7×104Pa(200Torr)的高温氢气环境气体中的热处理的氢蚀刻。通过该氢蚀刻进行沟槽6的内壁面的倒角处理，使沟槽6的开口入口、角部圆滑，并且去除沟槽蚀刻的损伤。
在图3(f)所示的工序中，通过基于湿环境气体的热氧化而形成了栅极绝缘膜7之后，在栅极绝缘膜7的表面上对掺杂的Poly－Si层进行成膜，对该掺杂的Poly－Si层进行构图从而在沟槽6内残留，形成栅极电极8。关于此后的工序，与以往相同。即，进行层间绝缘膜的形成工序、基于光蚀刻的接触孔形成工序、在沉积了电极材料之后进行构图从而形成源极电极9、栅极布线层的工序、在n+型基板1的背面形成漏极电极10的工序等。由此，完成在单元区域中具备图1所示的沟槽栅构造的纵型MOSFET而成的SiC半导体装置。
如上说明，在具备本实施方式中说明的反转型的沟槽栅构造的纵型MOSFET的SiC半导体装置中，由高浓度基极区3a和低浓度基极区3b构成基极区3。因此，能够成为能够降低导通电阻以及确保元件耐压、且能够得到高阈值电压的沟槽栅构造的纵型MOSFET。
(第二实施方式)
说明本申请的第二实施方式。本实施方式相对于第一实施方式变更了p+型SiC层5的结构，关于其他与第一实施方式相同，所以仅说明与第一实施方式不同的部分。
如图5所示，在本实施方式中，与第一实施方式相比，减小p+型SiC层5的深度，使得p+型SiC层5成为直至与基极区3相接的位置为止的深度。具备这样构成的p+型SiC层5也能够得到第一实施方式中说明的各效果。此外，由于不将p+型SiC层5形成得深即可，所以能够通过从n+型源极区4的表面离子注入p型杂质来形成p+型SiC层5。从而，与如第一实施方式那样通过向沟槽埋入p+型层而形成p+型SiC层5的情况相比，通过设为本实施方式的构造能够实现制造工序的简化。
其中，本实施方式的p+型SiC层5作为p+型接触区而发挥作用，但与第一实施方式不同，没有设为与高浓度基极区3a相接的程度的深度。因此，在第一实施方式中说明的各效果之中，不能充分地得到断开时的载流子位移效应。从而，第一实施方式的构造的断开时的漏极漏电流的降低效果更好。
(第三实施方式)
说明本申请的第三实施方式。本实施方式也相对于第一实施方式变更了p+型SiC层5的结构，关于其他与第一实施方式相同，所以仅说明与第一实施方式不同的部分。
如图6所示，在本实施方式中，将p+型SiC层5在深度方向上分为两个而形成。具体而言，设为具有从n-型漂移层2的表面形成到与沟槽栅构造相比更深的位置为止的下层部5a、以及以从n+型源极区4的表面到达基极区3的方式形成的上层部5b的结构。通过下层部5a来起到作为p+型深层的作用，通过上层部5b来起到作为p+型接触层的作用。
具备这样构成的p+型SiC层5也能够得到第一实施方式中说明的各效果。此外，关于下层部5a，能够在形成了n-型漂移层2之后在形成基极区3前通过从n-型漂移层2的表面离子注入而形成。同样，关于上层部5b，能够通过从n+型源极区4的表面离子注入杂质而形成。从而，与如第一实施方式那样通过向沟槽埋入p+型层而形成p+型SiC层5的情况相比，通过设为本实施方式的构造能够实现制造工序的简化。
(第四实施方式)
说明本申请的第四实施方式。本实施方式也相对于第一实施方式变更了基极区3的结构，关于其他与第一实施方式相同，所以仅说明与第一实施方式不同的部分。
如图7所示，在本实施方式中，基极区3之中的高浓度基极区3a被配置在低浓度基极区3b的深度方向中间位置。也就是说，成为在低浓度基极区3b之间夹着高浓度基极区3a的构造。
像这样，高浓度基极区3a被配置在低浓度基极区3b的深度方向中间位置，也能够得到第一实施方式中说明的各效果。其中，基极区3之中与n-型漂移层2接触的部分成为低浓度基极区3b而不是高浓度基极区3a。因此，在第一实施方式中说明的各效果之中，关于内置二极管的低导通电压化、栅极绝缘膜7的寿命提高以及反向偏置寿命提高变得不充分。
(其他实施方式)
本申请不限定于上述的实施方式，能够在权利要求书中记载的范围内适当进行变更。
例如，将基极区3分为高浓度基极区3a和低浓度基极区3b，但也可以是在它们的边界部中杂质浓度逐渐变化，夹着该边界部而p型杂质浓度不同的高浓度基极区3a和低浓度基极区3b层叠的方式。此外，关于低浓度基极区3b，也可以由非掺杂(基本不掺杂p型杂质)的i型半导体构成。例如，关于低浓度基极区3b的掺杂量，能够设为在外延生长时在环境气体中残留的p型杂质被掺杂的程度。在这个情况下，能够进一步实现低浓度基极区3b中的高沟道移动度化，能够实现进一步的低导通电阻化。
进而，在上述各实施方式中，作为背面侧为高浓度杂质层而正面侧被设为与其相比低杂质浓度的漂移层的半导体基板，以在n+型基板1的表面形成了n-型漂移层2的构造为例进行了说明。但是，这不过表示半导体基板的一例，也可以是例如在由n-型漂移层2构成的基板的背面侧离子注入n型杂质或通过外延生长而构成了高浓度杂质层的半导体基板。
此外，在上述各实施方式中，举出将第一导电型设为n型，将第二导电型设为p型的n沟道类型的纵型MOSFET为例进行了说明，但对于使各结构要素的导电型反转的p沟道类型的纵型MOSFET也能够适用本申请。

Claims (9)

1.一种碳化硅半导体装置，具备纵型MOSFET即金属氧化物半导体场效应晶体管，该纵型MOSFET具有：
半导体基板，由第一导电型的碳化硅构成，在背面侧具有高浓度杂质层(1)，在正面侧具有与所述高浓度杂质层相比被设为低杂质浓度的漂移层(2)；
基极区(3)，由在所述漂移层(2)上形成的碳化硅构成；
源极区(4)，在所述基极区的上层部形成，由与所述漂移层相比为高杂质浓度的第一导电型的碳化硅构成；
沟槽栅构造，具有从所述源极区的表面形成到比所述基极区更深的沟槽(6)、在所述沟槽的内壁面形成的栅极绝缘膜(7)、以及在所述栅极绝缘膜上形成的栅极电极(8)；
源极电极(9)，与所述源极区电连接；以及
漏极电极(10)，与所述半导体基板的背面侧的所述高浓度杂质层电连接；
所述基极区为：第二导电型的高浓度基极区(3a)以及与所述高浓度基极区相比第二导电型杂质浓度低的低浓度基极区(3b)层叠，
所述高浓度基极区以及所述低浓度基极区与所述沟槽的侧面相接，
所述低浓度基极区是既没有掺杂第一导电型杂质也没有掺杂第二导电型杂质的层。
2.如权利要求1所述的碳化硅半导体装置，
所述基极区为：所述高浓度基极区和所述低浓度基极区在所述漂移层的表面依次层叠，所述高浓度基极区与所述漂移层相接。
3.如权利要求1所述的碳化硅半导体装置，
所述基极区为：在所述漂移层的表面形成所述低浓度基极区，在该低浓度基极区的深度方向的中间位置形成有所述高浓度基极区。
4.如权利要求1所述的碳化硅半导体装置，
所述高浓度基极区被设为第二导电型杂质浓度为5.0×1017/cm3以上，且厚度为30～200nm。
5.如权利要求1至4的任一项所述的碳化硅半导体装置，具备：
第二导电型的碳化硅层(5)，从所述源极区的表面贯通所述基极区并到达所述漂移层，并且通过外延生长来埋入与所述沟槽栅构造相比更深的沟槽内从而被形成，与所述低浓度基极区相比被设为高杂质浓度。
6.如权利要求1至4的任一项所述的碳化硅半导体装置，还具备：
第二导电型的深层(5a)，从所述漂移层的表面形成到比所述沟槽栅构造更深的位置；以及
第二导电型的接触层(5b)，从所述源极区的表面到达所述基极区。
7.一种碳化硅半导体装置的制造方法，包含以下工序：
准备半导体基板的工序，该半导体基板由第一导电型的碳化硅构成，在背面侧具有高浓度杂质层(1)，在正面侧具有与所述高浓度杂质层相比被设为低杂质浓度的漂移层(2)；
在所述漂移层(2)上形成由碳化硅构成的基极区(3)的工序；
在所述基极区的上层部，形成由与所述漂移层相比为高杂质浓度的第一导电型的碳化硅构成的源极区(4)的工序；
从所述源极区的表面直到比所述基极区更深地形成沟槽(6)的工序；
在所述沟槽的内壁面形成栅极绝缘膜(7)，并且在所述栅极绝缘膜上形成栅极电极(8)从而构成沟槽栅构造的工序；
形成与所述源极区电连接的源极电极(9)的工序；以及
形成与所述半导体基板的背面侧的所述高浓度杂质层电连接的漏极电极(10)的工序；
形成所述基极区的工序将第二导电型的高浓度基极区(3a)以及与所述高浓度基极区相比第二导电型杂质浓度低的低浓度基极区(3b)层叠，所述低浓度基极区是既没有掺杂第一导电型杂质也没有掺杂第二导电型杂质的层，
在形成所述沟槽的工序中，直到比所述基极区更深地形成所述沟槽，从而成为所述高浓度基极区以及所述低浓度基极区与所述沟槽的侧面相接的状态。
8.如权利要求7所述的碳化硅半导体装置的制造方法，
在形成所述基极区的工序中，在所述漂移层的表面依次层叠所述高浓度基极区和所述低浓度基极区，成为所述高浓度基极区与所述漂移层相接的状态。
9.如权利要求7或8所述的碳化硅半导体装置的制造方法，
在形成所述基极区的工序中，在外延生长装置内，导入碳化硅原料气体以及作为第二导电型杂质掺杂剂的三甲基铝，并且使得在形成所述高浓度基极区时与形成所述低浓度基极区时相比所述三甲基铝的导入量以及C相对于Si的比变大。
CN201480032021.XA 2013-06-05 2014-05-28 碳化硅半导体装置及其制造方法 Expired - Fee Related CN105264667B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013118962A JP6048317B2 (ja) 2013-06-05 2013-06-05 炭化珪素半導体装置
JP2013-118962 2013-06-05
PCT/JP2014/002812 WO2014196164A1 (ja) 2013-06-05 2014-05-28 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN105264667A CN105264667A (zh) 2016-01-20
CN105264667B true CN105264667B (zh) 2018-06-26

Family

ID=52007823

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480032021.XA Expired - Fee Related CN105264667B (zh) 2013-06-05 2014-05-28 碳化硅半导体装置及其制造方法

Country Status (4)

Country Link
US (1) US9608104B2 (zh)
JP (1) JP6048317B2 (zh)
CN (1) CN105264667B (zh)
WO (1) WO2014196164A1 (zh)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014241368A (ja) * 2013-06-12 2014-12-25 住友電気工業株式会社 炭化珪素半導体装置
JP6279927B2 (ja) * 2014-02-17 2018-02-14 トヨタ自動車株式会社 絶縁ゲート型スイッチング素子を製造する方法及び絶縁ゲート型スイッチング素子
JP6352653B2 (ja) * 2014-03-06 2018-07-04 株式会社Adeka 新規化合物及び着色感光性組成物
DE102014206361A1 (de) * 2014-04-03 2015-10-08 Robert Bosch Gmbh Verfahren zur Herstellung einer dielektrischen Feldplatte in einem Graben eines Substrats, nach dem Verfahren erhältliches Substrat und Leistungstransistor mit einem solchen Substrat
JP6485299B2 (ja) * 2015-06-05 2019-03-20 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
JP6485383B2 (ja) * 2016-02-23 2019-03-20 株式会社デンソー 化合物半導体装置およびその製造方法
JP6485382B2 (ja) * 2016-02-23 2019-03-20 株式会社デンソー 化合物半導体装置の製造方法および化合物半導体装置
JP6651894B2 (ja) * 2016-02-23 2020-02-19 株式会社デンソー 化合物半導体装置およびその製造方法
JP6662092B2 (ja) * 2016-02-23 2020-03-11 株式会社デンソー 化合物半導体装置の製造方法
JP6696329B2 (ja) 2016-07-05 2020-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6914624B2 (ja) 2016-07-05 2021-08-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6740759B2 (ja) 2016-07-05 2020-08-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6696328B2 (ja) 2016-07-05 2020-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6728519B2 (ja) * 2016-08-02 2020-07-22 パナソニックセミコンダクターソリューションズ株式会社 半導体装置、および半導体パッケージ装置
JP6658406B2 (ja) 2016-08-31 2020-03-04 株式会社デンソー 炭化珪素半導体装置の製造方法
JP6648743B2 (ja) * 2016-10-05 2020-02-14 株式会社デンソー 炭化珪素半導体装置の製造方法
WO2018066662A1 (ja) * 2016-10-05 2018-04-12 株式会社デンソー 炭化珪素半導体装置の製造方法
JP6673174B2 (ja) * 2016-12-12 2020-03-25 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6233539B1 (ja) * 2016-12-21 2017-11-22 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6731571B2 (ja) * 2016-12-27 2020-07-29 株式会社デンソー ＳｉＣ−ＭＯＳＦＥＴの製造方法
JP6673232B2 (ja) * 2017-01-17 2020-03-25 株式会社デンソー 炭化珪素半導体装置
JP6696450B2 (ja) 2017-01-27 2020-05-20 株式会社デンソー 炭化珪素半導体装置
JP6871058B2 (ja) * 2017-05-22 2021-05-12 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US10693002B2 (en) * 2017-09-07 2020-06-23 Fuji Electric Co., Ltd. Semiconductor device
JP2019091796A (ja) 2017-11-14 2019-06-13 トヨタ自動車株式会社 スイッチング素子とその製造方法
JP7099369B2 (ja) * 2018-03-20 2022-07-12 株式会社デンソー 半導体装置およびその製造方法
JP6950714B2 (ja) * 2019-01-21 2021-10-13 株式会社デンソー 半導体装置
CN117276345A (zh) * 2019-02-27 2023-12-22 株式会社电装 碳化硅半导体装置的制造方法
JP7140148B2 (ja) * 2019-02-27 2022-09-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP7188230B2 (ja) * 2019-03-28 2022-12-13 株式会社デンソー 半導体装置
JP7327283B2 (ja) 2020-05-29 2023-08-16 豊田合成株式会社 半導体装置
JP7331783B2 (ja) * 2020-05-29 2023-08-23 豊田合成株式会社 半導体装置の製造方法
JP7476132B2 (ja) * 2021-03-23 2024-04-30 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
EP4120361A1 (en) 2021-07-16 2023-01-18 Hitachi Energy Switzerland AG Power semiconductor device
EP4120362A1 (en) 2021-07-16 2023-01-18 Hitachi Energy Switzerland AG Power semiconductor device
EP4120357A1 (en) * 2021-07-16 2023-01-18 Hitachi Energy Switzerland AG Power semiconductor device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6252969A (ja) 1985-08-30 1987-03-07 Nippon Texas Instr Kk 絶縁ゲ−ト型電界効果半導体装置
GB9313843D0 (en) * 1993-07-05 1993-08-18 Philips Electronics Uk Ltd A semiconductor device comprising an insulated gate field effect transistor
JP3471509B2 (ja) 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
US6133587A (en) 1996-01-23 2000-10-17 Denso Corporation Silicon carbide semiconductor device and process for manufacturing same
JP3895110B2 (ja) * 1999-03-04 2007-03-22 インフィネオン テクノロジース アクチエンゲゼルシャフト 固有スイッチオン抵抗の低減されたヴァーティカルｍｏｓトランジスタ装置のボディ領域の製造方法
JP4371521B2 (ja) 2000-03-06 2009-11-25 株式会社東芝 電力用半導体素子およびその製造方法
CN1254026C (zh) 2000-11-21 2006-04-26 松下电器产业株式会社 通信系统用仪器
JP4224253B2 (ja) * 2002-04-24 2009-02-12 パナソニック株式会社 半導体装置及びその製造方法
JP2008153620A (ja) * 2006-11-21 2008-07-03 Toshiba Corp 半導体装置
US20080116512A1 (en) 2006-11-21 2008-05-22 Kabushiki Kaisha Toshiba Semiconductor device and method of making the same
JP4858325B2 (ja) * 2007-06-18 2012-01-18 富士電機株式会社 ＳｉＣエピタキシャル成膜装置およびこのエピタキシャル成膜装置を用いるＳｉＣ半導体装置の製造方法
JP4798119B2 (ja) 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
EP2091083A3 (en) 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
CN102037564B (zh) * 2008-05-20 2013-04-10 罗姆股份有限公司 半导体装置
JP2012099601A (ja) * 2010-11-01 2012-05-24 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2012234848A (ja) * 2011-04-28 2012-11-29 Sanken Electric Co Ltd 半導体装置
JP2013145770A (ja) * 2012-01-13 2013-07-25 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20160104794A1 (en) 2016-04-14
US9608104B2 (en) 2017-03-28
JP2014236189A (ja) 2014-12-15
CN105264667A (zh) 2016-01-20
WO2014196164A1 (ja) 2014-12-11
JP6048317B2 (ja) 2016-12-21

Similar Documents

Publication Publication Date Title
CN105264667B (zh) 碳化硅半导体装置及其制造方法
CN104247026B (zh) 碳化硅半导体装置及其制造方法
CN104380442B (zh) 碳化硅半导体装置及其制造方法
CN104380471B (zh) 碳化硅半导体装置及其制造方法
CN103531630B (zh) 高击穿电压ldmos器件
US8969953B2 (en) Method of forming a self-aligned charge balanced power DMOS
JP6485382B2 (ja) 化合物半導体装置の製造方法および化合物半導体装置
JP6485383B2 (ja) 化合物半導体装置およびその製造方法
CN103855222B (zh) 半导体器件和制造半导体器件的方法
JP2009182271A (ja) 炭化珪素半導体装置
CN111133588B (zh) 半导体装置及其制造方法
CN104752492B (zh) 用于制造半导体器件的方法和半导体器件
KR20100019349A (ko) 반도체 장치 및 그 제조 방법
JP2007027266A (ja) 半導体素子及びその製造方法
CN102694014A (zh) 半导体装置及其制造方法
WO2016152059A1 (ja) 半導体装置
KR20200054881A (ko) 초접합 및 산소 삽입된 si 층을 구비한 반도체 장치
CN104779289A (zh) 半导体装置
WO2017145548A1 (ja) 化合物半導体装置およびその製造方法
JP2013214658A (ja) 炭化珪素半導体装置およびその製造方法
JP2012204636A (ja) 半導体装置およびその製造方法
CN105321824A (zh) 半导体装置的制造方法
TW201448050A (zh) 半導體裝置的製造方法
CN106531799A (zh) 半导体装置
US8399915B2 (en) Semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20180626