CN102694014A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种能够实现在维持低通态电阻的状态下提高耐压的半导体装置及其制造方法。实施方式涉及的半导体装置具备第一半导体区域、第二半导体区域、第三半导体区域、控制电极、第一主电极、内部电极和绝缘区域。控制电极设置在沟槽的内侧。第一主电极与第三半导体区域导通，设置在沟槽的外侧。内部电极设置在沟槽内，与第一主电极导通。绝缘区域设置在沟槽内壁与第一主电极之间以及沟槽内壁与内部电极之间。内部电极具有包含在比控制电极靠沟槽底面侧的第一区域中的第一内部电极部、和包含在第一区域与第一主电极之间的第二区域中的第二内部电极部。第一内部电极部与沟槽内壁之间的间隔，比第二内部电极部与沟槽内壁之间的间隔宽。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请是基于并要求2011年3月24日提出的、在先日本申请No.2011-066544的优先权，其全部内容在此引用以作参考。
技术领域
本文中描述的实施方式主要涉及半导体装置及其制造方法。
背景技术
根据对半导体装置的高效率化和节能化的要求，需要其小型化、高耐压化和低通态电阻化。例如，在槽形栅型的MOSFET(Metal OxideSemiconductor Field Effect Transistor：金属氧化物半导体场效应型晶体管)中，在对源-漏间施加电压时，使漂移层耗尽化来确保耐压。期望在半导体装置中维持低通态电阻的状态下进一步提高耐压。
发明内容
本发明的实施方式提供一种能够实现在维持低通态电阻的状态下提高耐压的半导体装置及其制造方法。
本实施方式涉及的半导体装置具备第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、控制电极、第一主电极、内部电极和绝缘区域。
上述第二半导体区域设置在上述第一半导体区域的主面上。
上述第三半导体区域设置在上述第二半导体区域之上。
上述控制电极设置在贯通上述第三半导体区域和上述第二半导体区域直至上述第一半导体区域的沟槽的内侧，在沿上述主面的第一方向上延伸。
上述第一主电极与上述第三半导体区域导通，设置在上述沟槽的外侧。
上述内部电极与上述第一主电极导通，在上述沟槽的内侧，与上述控制电极相间隔地设置。
上述绝缘区域设置在上述沟槽内壁与上述第一主电极之间、以及上述沟槽内壁与上述内部电极之间。
上述内部电极具有第一内部电极部和第二内部电极部。
上述第一内部电极部在上述沟槽的内侧，设置在比上述控制电极靠沟槽的底面侧的第一区域。
上述第二内部电极部在上述沟槽的内侧，设置在上述第一区域与上述第一主电极之间的第二区域。
在沿上述主面的方向中，在与上述第一方向正交的第二方向上，上述第一内部电极部与上述沟槽内壁之间的间隔，比上述第二内部电极部与上述沟槽内壁之间的间隔宽。
根据本发明的实施方式，能够提供一种能够实现在维持低通态电阻的状态下提高耐压的半导体装置及其制造方法。
附图说明
图1是例示第一实施方式涉及的半导体装置的结构的示意图。
图2是第一实施方式涉及的半导体装置的模式平面图。
图3是说明内部电极与沟槽之间的间隔的示意图。
图4(a)～图5(b)是例示沟槽和电场分布的示意图。
图6(a)～图8(f)是例示半导体装置的制造方法的示意剖视图。
图9是说明第三实施方式涉及的半导体装置的示意剖视图。
图10是说明第四实施方式涉及的半导体装置的示意剖视图。
具体实施方式
以下，基于附图说明本发明的实施方式。
再有，附图是示意性的或概念性的图，各部分的厚度与宽度的关系、部分间的大小比系数等，未必与现实相同。此外，即使在表示相同部分时，有时也根据附图而相互的尺寸和比系数被不同地表示。
此外，在本说明书和各图中，关于已出现过的附图，对与前面相同的要素标记相同的符号，并适当省略详细的说明。
此外，在以下说明中，作为一例，举出了设第一导电型为n型、第二导电型为p型的具体例。
(第一实施方式)
图1是例示第一实施方式涉及的半导体装置的结构的示意图。
图2是第一实施方式涉及的半导体装置的示意平面图。
首先，基于图2说明本实施方式涉及的半导体装置110的平面结构。
如图2所示，半导体装置110具备单元区域A和包围单元区域A的终端区域B。单元区域A包含发挥半导体器件作用的器件部100。器件部100的控制电极50在单元区域A内沿主面延伸。
在此，设控制电极50延伸的方向为Y轴方向(第一方向)。此外，设沿主面的方向中与Y方向正交的方向为X轴方向(第二方向)。此外，设与X轴和Y轴正交的方向为Z轴方向(第三方向)。此外，设Z轴方向中的、从第一半导体区域10朝向第二半导体区域20的方向为上(上侧)，其反向为下(下侧)。
在单元区域A内，在X轴方向上以规定间隔形成多条控制电极50。控制电极50设置在在Y轴方向上延伸的沟槽15内。在图2所示的例子中，在1个沟槽15内示出了1个控制电极50，但也可以在1个沟槽15内设置多个(例如2个)控制电极50。
在终端区域B中设置保护环电极201。将保护环电极201设置成包围单元区域A的周围。根据需要设置有多条保护环电极201。在最外周的保护环电极201的外侧设置有EQPR(Equivalent Potential Ring：等效电位环)电极202。
下面，基于图1说明实施方式涉及的半导体装置110的剖面结构。
图1中示出了在X轴方向上切断图2例示的控制电极50的一部分并在Y轴方向上观察的剖面。
半导体装置110具备第一导电型的第一半导体区域10、第二导电型的第二半导体区域20、第一导电型的第三半导体区域30、控制电极50、第一主电极60、内部电极62和绝缘区域40。
实施方式涉及的半导体装置110是槽形栅型的MOSFET。
第一半导体区域10是例如n型漂移层。将第一半导体区域10形成在例如由n+型(杂质浓度比n型高)硅构成的衬底11之上。
在第一半导体区域10的主面10a上设置第二半导体区域20。第二半导体区域20是例如p型基层。
在第二半导体区域20之上设置有第三半导体区域30。第三半导体区域30是例如n+型源层。
在该第一半导体区域10、第二半导体区域20和第三半导体区域30中形成有沟槽15。沟槽15沿Z轴方向从第三半导体区域30到第一半导体区域10的中途为止加以设置。
控制电极50是例如栅电极。将控制电极50设置在沟槽15的内侧，沿Y轴方向延伸。在图1例示的半导体装置110中，在1个沟槽15的内侧设置有2条控制电极50。与第二半导体区域20的从沟槽15的内壁15a露出的部分相对置地配置控制电极50。在控制电极50与沟槽15的内壁15a之间设置有绝缘区域40。该绝缘区域40发挥栅绝缘膜的作用。
第一主电极60是例如源电极。第一主电极60与第三半导体区域30导通，设置在沟槽15的外侧。即，第一主电极60被设置在沟槽15之上，隔着绝缘区域40与控制电极50相分离。
内部电极62与第一主电极60导通。即，内部电极62与第一主电极60同电位。在沟槽15的内侧，与控制电极50相间隔地设置内部电极62。内部电极62具有在沟槽15内设置得比控制电极50靠沟槽15的底面15b侧的部分。内部电极62在沟槽15内保持与控制电极50之间的间隔的状态下，在Y轴方向上延伸。
在半导体装置110中，内部电极62具有第一内部电极部621和第二内部电极部622。
第一内部电极部621在沟槽15的内侧，设置在比控制电极50靠沟槽15的底面15b侧的第一区域A1。
第二内部电极部622在沟槽15的内侧，设置在第一区域A1与控制电极50之间的第二区域A2。
在图1例示的内部电极62中，在Z轴方向上，从控制电极50的位置开始直到比第二内部电极部622的位置靠沟槽15的底面15b侧为止，以第一长度形成第一内部电极部621。将第一内部电极部621配置在例如沟槽15内的中央部。从而，第一内部电极部621的底面15b侧的一部分包含在第一区域A1中。
在Z轴方向上，以比第一长度短的第二长度形成第二内部电极部622。将第二内部电极部622在第二区域A2内配置在第一内部电极部621与沟槽15的内壁15a之间。
在沟槽15内，与第一内部电极部621相间隔地设置第二内部电极部622。
此外，在图1例示的半导体装置110中，在X轴方向上相对置的沟槽15的各内壁15a与第一内部电极部621之间，分别设置有第二内部电极部622。
此外，在半导体装置110中，例如在衬底11的下侧设置有第二主电极70。第二主电极70是例如漏电极。
在本实施方式涉及的半导体装置110中，在Y轴方向上，第一内部电极部621与沟槽15的内壁15a之间的间隔，比第二区域A2与沟槽15的内壁15a之间的间隔宽。这样，在与沟槽15接触的第一半导体区域10(n型漂移层)内的电场中，就产生3个以上与沟槽15平行的成分(Z轴方向的成分)的极大值。由电场强度的沿Z轴方向的积分值决定耐压。从而，当这样地产生了3个以上的上述极大值时，与上述极大值的数量是2个的情况相比，电场强度的积分值变大，能够提高耐压。
图3是说明内部电极与沟槽之间的间隔的示意图。
图3中示意地表示了在Y轴方向上观察的沟槽的剖面。
再有，在以下的使用图3的说明中，相对于第一内部电极部621，以其中一侧的第二内部电极部622为例进行说明，但另一侧的第二内部电极部622也同样。
在图3中，设第一区域A1中的第一内部电极部621与沟槽15的内壁15a之间的、沿X轴方向的间隔为间隔d1。
此外，设第二区域A2中的第二内部电极部622与沟槽15的内壁15a之间的、沿X轴方向的间隔为间隔d2。
此外，设控制电极50与沟槽15的内壁15a之间的、沿X轴方向的间隔为间隔d3。在此，间隔d3相当于栅绝缘膜的厚度。
在半导体装置110中，间隔d1比间隔d2宽。此外，间隔d2成为间隔d3以上。
在此，间隙d1和d2也可以随Z轴方向的位置而阶段性或连续性地变化。
在间隔d1和d2随Z轴方向的位置而变化的情况下，设将平均值分别作为间隔d1和d2。
在半导体装置110中，不论是间隔d1和d2随Z轴方向的位置而变化的情况，还是一定的情况，间隔d1都比间隔d2宽。
在设置了这样的内部电极62的半导体装置110中，当对作为源电极的第一主电极60与作为漏电极的第二主电极70之间施加电压Vds(Vds＞0伏(V))时，与内部电极62相对置的第一半导体区域10(n型漂移层)内耗尽层扩展。耗尽层从第二半导体区域20(p型基层)连接到第一半导体区域10的与内部电极62相对置的区域。其结果，在沿沟槽15的方向(Z轴方向)上，以足够长的距离产生有限的电场分布。作为该电场强度的积分值的电压成为耐压。
在本实施方式中，通过使内部电极62的间隔d1宽于间隔d2，产生3个以上该电场分布的Z轴方向成分的极大值。这样，由于上述极大值的数量增加，从而由电场强度的积分值所决定的耐压就提高。
图4和图5是例示电场分布的示意图。
图4例示了本实施方式涉及的半导体装置110中的电场分布。
图5例示了参考例涉及的半导体装置190中的电场分布。
各图中，(a)示出了半导体装置的示意剖视图，(b)示出了施加了电压Vds(Vds＞0)时的半导体装置的位置x1上的相对于深度方向(Z轴方向)的电场强度Ecr。
在此，图5所示的参考例涉及的半导体装置190中未设置图4所示的本实施方式的半导体装置110的第二内部电极部622。其他结构与半导体装置110相同。
如图5所示，在参考例涉及的半导体装置190中，在与作为栅电极的控制电极50的下侧端部相对应的位置z1和与内部电极62的下侧端部相对应的位置z2上电场集中。从而，在位置z1上产生电场分布的峰pk1，在位置z2上产生电场强度的峰pk2。在这样地产生2个峰pk1和pk2时，在2个峰pk1与pk2之间产生电场强度的谷。设半导体装置190中的电场强度的积分值为S2。
另一方面，如图4所示，在本实施方式涉及的半导体装置110中，虽然与半导体装置190同样地在与作为栅电极的控制电极50的下侧端部相对应的位置z1上和与内部电极62的下侧端部相对应的位置z2上电场集中，但是在与第二内部电极部622的下侧端部相对应的位置z3上也电场集中。
在半导体装置110中，由于在产生电场谷的位置上设置有第二内部电极部622，因此，在该位置z3上也能够提高电场强度。从而，在半导体装置110中，在位置z1和z2上产生2个峰pk1和pk2，并且在它们间的位置z3上也产生峰pk3。利用该3处峰pk1、pk2和pk3来抑制电场强度的谷。若设半导体装置110中的电场强度的积分值为S1，则积分值S1大于半导体装置190中的电场强度的积分值S2。从而，半导体装置110中能够比半导体装置190提高耐压。
根据发明者的分析可知，在半导体装置110中，特别是在100V以上的耐压规格中能得到显著效果。
即，在如半导体装置190这样地在电场分布中产生2个峰pk1和pk2，并且在峰pk1和pk2间产生谷的结构中，通过优化第一半导体区域10(n型漂移层)的杂质浓度，并增厚第一半导体区域10的膜厚，来谋求高耐压化。在此，若为了谋求高耐压化而增厚第一半导体区域10的膜厚，则在电场分布中的两峰pk1与pk2之间相远离，并且谷的电场强度降低，从而不能够充分提高作为其积分值S2的耐压。
另一方面，通过如本实施方式的半导体装置110这样地在电场分布中产生3个峰pk1、pk2和pk3来抑制谷，能够增大积分值S1。这样就能得到足够的耐压。
在本实施方式涉及的半导体装置110中，在使作为n型漂移层的第一半导体区域10的杂质浓度为2.5×1016cm-3的情况下，能够得到每单位面积的通态电阻是30毫欧(mΩ)mm2、耐压是115V。
在此，在半导体装置190中，为了与半导体装置110同样地得到耐压115V，在已优化第一半导体区域10的杂质浓度和膜厚的情况下，每单位面积的通态电阻成为40mΩmm2。
在本实施方式涉及的半导体装置110中，即使较高地设定作为n型漂移层的第一半导体区域10的杂质浓度，也能够在第一半导体区域10中形成有效的耗尽层，从而能够提供高耐压且低通态电阻的MOSFET。
(第二实施方式)
下面进行第二实施方式的说明。第二实施方式是半导体装置110的制造方法。
图6～图8是例示半导体装置的制造方法的示意剖视图。
首先，如图6(a)所示，在衬底11之上形成第一半导体区域10。衬底11是例如n+型硅(As浓度：2×1019cm-3)。之后，在第一半导体区域10的主面10a上以例如500毫微米(nm)的厚度形成热氧化膜40a。
接着，如图6(b)所示，在第一半导体区域10的主面10a侧形成沟槽15。即，在第一半导体区域10的主面10a侧形成抗蚀剂(未图示)，在形成沟槽15的位置设置开口。然后，将抗蚀剂作为掩膜，用例如RIE(ReactiveIon Etching：反应离子刻蚀)刻蚀第一半导体区域10，形成沟槽15。之后剥离抗蚀剂。沟槽15的沿X轴方向的宽度大约是1微米(μm)。此外，形成多个沟槽15时的沿X轴方向的节距大约是2.8μm。
接着，如图6(c)所示，在第一半导体区域10的主面10a、沟槽15的内壁15a和底面15b上形成由热氧化膜40b构成的绝缘区域40。沟槽15内的热氧化膜40b的厚度成为间隔d1。接着，如图6(d)所示，隔着由热氧化膜40b构成的绝缘区域40，在沟槽15内形成第一内部电极部621。第一内部电极部621例如使用多晶硅。
接着，如图6(e)所示地刻蚀热氧化膜40b的一部分。利用该刻蚀，从第一半导体区域10的主面10a到沟槽15的内壁15a的中途为止去除热氧化膜40b。由于第一内部电极部621未被刻蚀，因此成为上侧的一部分露出的状态。
接着，如图6(f)所示，在第一半导体区域10的主面10a、沟槽15的内壁15a的露出部分和第一内部电极部621的露出部分上形成热氧化膜40c。在第一内部电极部621的两侧留下没有形成有热氧化膜40c的凹部17。凹部17内的热氧化膜40c的厚度成为间隔d2。
接着，如图7(a)所示，在凹部17内形成导电膜622A。导电膜622A是之后成为第二内部电极部622的材料。导电膜622A例如使用多晶硅。
接着，如图7(b)所示地刻蚀导电膜622A，形成第二内部电极部622。在第二内部电极部622与沟槽15的内壁15a之间介有在先前工序中形成的热氧化膜40c。从而，该热氧化膜40c的厚度成为间隔d2。
接着，如图7(c)所示地在第二内部电极部622之上形成氧化膜40d。该氧化膜40d使用例如由CVD(Chemical Vaper Deposition：化学气相沉积)形成的氧化硅膜。
接着，如图7(d)所示地刻蚀第二内部电极部622之上的氧化膜40d。利用该刻蚀，在第二内部电极部622上留下氧化膜40d的一部分。该留下的氧化膜40d的膜厚成为第二内部电极部622与之后形成的控制电极50之间的间隔。该间隔大约是0.2μm以上。
通过将第二内部电极部622与控制电极50之间的间隔设置为大约0.2μm以上，第二内部电极部622与控制电极50之间的电容被降低。
接着，如图7(e)所示，在露出的沟槽15的内壁15a和第一内部电极部621的表面上形成热氧化膜40e。沟槽15的内壁15a上所形成的热氧化膜40e成为栅氧化膜。在第一内部电极部621的两侧留下没有形成有热氧化膜40e的凹部18。
接着，如图7(f)所示地在凹部18内形成控制电极50。控制电极50使用例如多晶硅。
接着，如图8(a)所示地形成作为基区域的第二半导体区域20。即，向第一半导体区域10进行离子注入，利用退火使其扩散从而形成作为p型的基区域的第二半导体区域20。
接着，如图8(b)所示地在沟槽15之上形成抗蚀剂图案R1，将该抗蚀剂图案R1作为掩膜进行离子注入。这样就在第二半导体区域20之上形成作为n型的源区域的第三半导体区域30。之后剥离抗蚀剂图案R1。
接着，如图8(c)所示地在沟槽15之上和第三半导体区域30之上形成层间绝缘膜40f。利用例如CVD形成0.5μm厚度的层间绝缘膜40f。
接着，如图8(d)所示地在层间绝缘膜40f之上形成抗蚀剂图案R2，将该抗蚀剂图案R2作为掩膜刻蚀层间绝缘膜40f的一部分。然后，对通过刻蚀层间绝缘膜40f而露出的部分进行用于形成接触层的离子注入。之后剥离抗蚀剂图案R2。
接着，如图8(e)所示，利用退火，使在先前工序中离子注入的杂质离子扩散。然后，如图8(f)所示地形成与第二半导体区域20和第三半导体区域30导通的第一主电极60。第一主电极60使用例如铝。此外，在衬底11的背面形成第二主电极70。形成了电极之后，通过进行烧结处理，得到电极和半导体区域的欧姆接触。这样就完成了半导体装置110。
在这样完成的半导体装置110中，能够容易地形成沟槽15内的第一内部电极部621和第二内部电极部622。此外，能够正确地设定第一内部电极部621与沟槽15的内壁b15a之间的间隔d1以及第二内部电极部622与沟槽15的内壁15a之间的间隔d2。
(第三实施方式)
图9是说明第三实施方式涉及的半导体装置的示意剖视图。
如图9所示，在第三实施方式涉及的半导体装置120中，一体地形成了内部电极62的第一内部电极部621和第二内部电极部622。即，在半导体装置120中，将第二内部电极部622沿X轴方向的宽度设置得比第一内部电极部621沿X轴方向的宽度宽。即，一体地形成的内部电极62的宽度在接近控制电极50的一侧宽，在接近沟槽15的底面15b的一侧变窄。这样，第一内部电极部621与沟槽15的内壁15a之间的间隔d1，就变得比第二内部电极部622与沟槽15的内壁15a之间的间隔d2宽。
此外，与第一实施方式涉及的半导体装置110同样地，间隔d2成为间隔d3以上。
在这样的半导体装置120中也能够得到与半导体装置110同样的电场分布。即，在对作为源电极的第一主电极60和作为漏电极的第二主电极70之间施加了电压Vds(Vds＞0伏(V))时，如图4所示地产生3个电场分布的Z轴方向成分的极大值。从而能够实现耐压的提高。
再有，在半导体装置120中，内部电极62中利用第一内部电极部621的宽度和第二内部电极部622的宽度设定了上述间隔d1和d2，但也可以使第一内部电极部621和第二内部电极部622的宽度中的至少一个从控制电极50侧向沟槽15的底面15b侧逐渐减小(阶段性或连续性地变窄)。该情况下，设沿Z轴方向变化的间隔的平均值作为间隔d1和d2。这样就能够进一步增加电场分布的峰的数量。此外，依照间隔的设定，只要电场分布中不产生谷就行。从而能够实现耐压的进一步提高。
(第四实施方式)
图10是说明第四实施方式涉及的半导体装置的示意剖视图。
如图10所示，在第四实施方式涉及的半导体装置130中，使内部电极62与沟槽15的内壁15a之间所设置的绝缘区域40的介电常数在第一区域A1和第二区域A2中有变化。
即，沟槽15内的绝缘区域40具有包含在第一区域A1中的第一绝缘区域401和包含在第二区域A2中的第二绝缘区域402。并且，使第二绝缘区域402的介电常数高于第一绝缘区域401的介电常数。
在此，在内部电极62与沟槽15的内壁15a之间的间隔相同的情况下，介于它们间的绝缘区域40的介电常数越高，图4所示的电场强度越强。从而，在使用了介电常数相同的绝缘区域40的情况下，在内部电极62的控制电极50侧与沟槽15的底面15b侧之间，使电场强度变高的部分的介电常数高于电场强度变低的部分的介电常数。这样就能够抑制电场强度的陷落。
在第四实施方式涉及的半导体装置130中，通过使第二绝缘区域402的介电常数高于第一绝缘区域401的介电常数，能够得到与半导体装置110同样的电场分布。即，在对作为源电极的第一主电极60与作为漏电极的第二主电极70之间施加了电压Vds(Vds＞0伏(V))时，如图4所示地产生3个电场分布的Z轴方向成分的极大值。从而就能够实现耐压的提高。
为了如半导体装置130这样地使介电常数根据绝缘区域40的地点而变化，就要如图6(e)所示地刻蚀热氧化膜40b的一部分，使沟槽15内的热氧化膜40b比沟槽15的开口部更往下。该留下的热氧化膜40b成为第一绝缘区域401。之后，在留下的热氧化膜40b之上层叠介电常数高于热氧化膜40b的材料。该层叠后的部分成为第二绝缘区域402。
例如，在使用了SiO2作为第一绝缘区域401的材料的情况下，使用介电常数高于SiO2的氧化铝(例如Al2O3)或HfO2等材料作为第二绝缘区域402的材料。
再有，作为绝缘区域40的介电常数，也可以设置成从控制电极50侧向着沟槽15的底面15b侧逐渐减小。该情况下，将沿Z轴方向变化的介电常数的平均值设为第一绝缘区域401的介电常数和第二绝缘区域402的介电常数。这样能够进一步增加电场分布的峰的数量。此外，依照间隔的设定，只要电场分布中不产生谷就行。从而能够实现耐压的进一步提高。
如以上说明地，根据实施方式涉及的半导体装置及其制造方法，能够实现在维持低通态电阻的状态下提高耐压。
再有，上述说明了本实施方式及其变形例，但本发明并不限定于这些例子。例如对于上述的各实施方式或者其变形例，本领域技术人员适当地进行结构要素的追加、删除、设计变更或适当地组合各实施方式的特征后所得到的方式，只要具备本发明的主旨，就都包含在本发明的范围内。
例如，在上述各实施方式和各变形例中设第一导电型为n型，第二导电型为p型而进行了说明，但本发明也可以设第一导电型为p型，第二导电型为n型来实施。
此外，即使是使用了实施方式中未示出的超级结结构的MOSFET也可以适用。
另外，在上述各实施方式和各变形例中说明了使用硅(Si)作为半导体的MOSFET，但作为半导体，也能够使用例如碳化硅(SiC)或氮化镓(GaN)等的化合物半导体、或者金刚石等的宽带隙半导体。
另外，在上述各实施方式和各变形例中示出了MOSFET的例子，但除此以外也可以适用例如MOSFET和SBD(Schottky Barrier Diode：肖特基势垒二极管)的结合器件、或者IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)等器件。
尽管已经描述了本发明的几个实施方式，但这些实施方式仅是通过例子表现的，并不是要限定发明的范围。可以用其他多种方式来实施这些新的实施方式。另外，可以在不脱离发明主旨的范围内进行各种各样的省略、替代和改变。这些实施方式及其变形都包含在发明范围的主旨中，并且包含在与权利要求书内所记载的发明及其等价物的范围中。

Claims (19)

1.一种半导体装置，其特征在于，具备：
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，设置在上述第一半导体区域的主面上；
第一导电型的第三半导体区域，设置在上述第二半导体区域之上；
控制电极，设置在贯通上述第三半导体区域和上述第二半导体区域直至上述第一半导体区域的沟槽的内侧，在沿上述主面的第一方向上延伸；
第一主电极，与上述第三半导体区域导通，设置在上述沟槽的外侧；
内部电极，与上述第一主电极导通，在上述沟槽的内侧，与上述控制电极相间隔地设置；和
绝缘区域，设置在上述沟槽内壁与上述第一主电极之间、以及上述沟槽内壁与上述内部电极之间，
上述内部电极具有：
第一内部电极部，在上述沟槽的内侧，设置在比上述控制电极靠上述沟槽的底面侧的第一区域；和
第二内部电极部，在上述沟槽的内侧，设置在上述第一区域与上述第一主电极之间的第二区域，
在沿上述主面的方向中，在与上述第一方向正交的第二方向上，上述第一内部电极部与上述沟槽内壁之间的间隔，比上述第二内部电极部与上述沟槽内壁之间的间隔宽。
2.根据权利要求1所述的半导体装置，其特征在于，
在上述第一内部电极部与上述沟槽内壁之间，与上述第一内部电极部相间隔地设置有上述第二内部电极部。
3.根据权利要求1所述的半导体装置，其特征在于，
上述第一内部电极部配置在上述沟槽的中央部分，
上述第二内部电极部分别设置在上述第二方向上相对置的上述沟槽的各内壁与上述第一内部电极部之间。
4.根据权利要求2所述的半导体装置，其特征在于，
沿着与上述主面正交的第三方向，以第一长度设置上述第一内部电极部，
沿着上述第三方向，以比上述第一长度短的第二长度设置上述第二内部电极部。
5.根据权利要求1所述的半导体装置，其特征在于，
上述第二内部电极部与上述沟槽内壁之间的沿上述第一方向的间隔，比上述控制电极与上述沟槽内壁之间的沿上述第一方向的间隔宽。
6.根据权利要求1所述的半导体装置，其特征在于，
在对上述控制电极施加了电压的情况下，在沿着与上述主面正交的第三方向的上述第一半导体层内部的电场强度分布中，至少设置有3个峰。
7.根据权利要求1所述的半导体装置，其特征在于，
上述第一内部电极部与上述沟槽内壁之间的沿上述第二方向的间隔，沿着与上述主面正交的第三方向，随位置而阶段性或连续性地变化。
8.根据权利要求1所述的半导体装置，其特征在于，
上述第二内部电极部与上述沟槽内壁之间的沿上述第二方向的间隔，沿着与上述主面正交的第三方向，随位置而阶段性或连续性地变化。
9.根据权利要求1所述的半导体装置，其特征在于，
还具备第二主电极，该第二主电极设置在上述第一半导体层的与上述主面相反的一侧。
10.根据权利要求1所述的半导体装置，其特征在于，
与上述第二内部电极部一体地形成上述第一内部电极部。
11.根据权利要求10所述的半导体装置，其特征在于，
上述第二内部电极部与上述沟槽内壁之间的沿上述第二方向的间隔，比上述控制电极与上述沟槽内壁之间的沿上述第二方向的间隔宽。
12.根据权利要求10所述的半导体装置，其特征在于，
在对上述控制电极施加了电压的情况下，在沿着与上述主面正交的第三方向的上述第一半导体层内部的电场强度分布中，至少设置有3个峰。
13.根据权利要求10所述的半导体装置，其特征在于，
上述第一内部电极部的沿上述第二方向的宽度，沿着与上述主面正交的第三方向，随位置而阶段性或连续性地变窄。
14.根据权利要求10所述的半导体装置，其特征在于，
上述第二内部电极部的沿上述第二方向的宽度，沿着与上述主面正交的第三方向，随位置而阶段性或连续性地变窄。
15.根据权利要求9所述的半导体装置，其特征在于，
还具备第二主电极，该第二主电极设置在上述第一半导体层的与上述主面相反的一侧。
16.一种半导体装置，其特征在于，具备：
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，设置在上述第一半导体区域的主面上；
第一导电型的第三半导体区域，设置在上述第二半导体区域之上；
控制电极，设置在形成于上述第三半导体区域、上述第二半导体区域和上述第一半导体区域中的沟槽的内侧，在沿上述主面的第一方向上延伸；
第一主电极，与上述第二半导体区域导通，设置在上述沟槽的外侧；
内部电极，在上述沟槽的内侧，与上述第一主电极相间隔地设置，并且比上述第一主电极靠上述沟槽的底面侧；和
绝缘区域，设置在上述沟槽内壁与上述控制电极之间、以及上述沟槽内壁与上述内部电极之间，
上述绝缘区域具有：
第一绝缘区域，在上述沟槽的内侧，包含在比上述控制电极靠沟槽的底面侧的第一区域中；和
第二绝缘区域，在上述沟槽的内侧，包含在上述第一区域与上述第一主电极之间的第二区域中，
上述第二绝缘区域的介电常数高于上述第一绝缘区域的介电常数。
17.根据权利要求16所述的半导体装置，其特征在于，
在对上述控制电极施加了电压的情况下，在沿着与上述主面正交的第三方向的上述第一半导体层内部的电场强度分布中，至少设置有3个峰。
18.根据权利要求16所述的半导体装置，其特征在于，
上述绝缘区域的介电常数从上述控制电极向着上述沟槽的底面逐渐减小。
19.一种半导体装置的制造方法，其特征在于，具备：
在第一导电型的第一半导体区域形成沟槽的工序；
在上述沟槽的内侧，隔着绝缘区域形成第一内部电极部的工序；
在上述沟槽内壁与上述第一内部电极部之间的上述绝缘区域内，在上述沟槽内的比上述第一内部电极部浅的位置上形成第二内部电极部的工序；
在比上述沟槽内的上述第二内部电极部靠上述沟槽的开口侧，与上述第二内部电极部和上述第一内部电极部相间隔地形成控制电极的工序；
在与上述沟槽邻接的上述第一半导体区域的主面侧，在与上述控制电极相对置的位置上形成第二导电型的第二半导体区域，在上述第二半导体区域的一部分上形成第一导电型的第三半导体区域的工序；
形成第一主电极的工序，上述第一主电极设置在上述沟槽的外侧，与上述第三半导体区域、上述第一内部电极部和上述第二内部电极部导通。
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